华中科技大学-计算机组成原理实验-单总线CPU设计与实现-平芜编程栈

1. 从零开始：为什么单总线CPU是理解计算机心脏的最佳起点

我记得自己第一次接触计算机组成原理实验时，面对一堆密密麻麻的芯片和导线，头都大了。直到后来做了单总线CPU的设计实验，才真正有种“开窍”的感觉。华中科技大学的这个实验，可以说是把复杂问题简单化的典范。它不像之前做运算器实验那样，需要你像蜘蛛侠一样在各种芯片引脚之间“织网”，单总线结构让整个CPU的“骨架”变得异常清晰。

简单来说，你可以把单总线CPU想象成一座城市里唯一的一条主干道。所有的数据、指令、地址信息，都像车辆一样，必须通过这条主干道才能到达目的地（比如运算器、存储器、寄存器）。虽然同一时间只能有一辆车通行（数据分时复用），但正因为只有一条路，整个城市的交通规划（CPU内部结构）就变得极其简单明了。你不需要为每个设备都铺设专用高速公路，大大减少了连线的复杂度和出错的概率。这对于我们初学者来说，简直是福音——你能把精力从“怎么连对线”这种体力活，转移到“CPU到底是怎么工作的”这个核心问题上。

这个实验的目标，就是让你亲手搭建一个简化但五脏俱全的CPU模型。你会从最基础的指令译码器开始，弄明白CPU是怎么“读懂”我们给它的命令的；然后设计时序发生器，搞清楚CPU内部如何像钟表一样精准地协调每一步动作；最后，用状态机或者硬布线逻辑把控制器搭起来，让整个CPU真正“跑”起来。整个过程，就像是在拼一个极其精密的乐高模型，每一步都环环相扣。我实测下来，只要真正理解了原理，两个小时搞定核心部分真的不是吹牛。下面，我就带你一步步拆解这个迷人的过程。

2. 核心部件拆解：指令译码器与CPU的“阅读理解”能力

2.1 指令译码器：把机器码“翻译”成CPU能执行的动作

指令译码器是CPU的“翻译官”。我们程序员写的代码，最终都会变成一串二进制的机器码。这串0101对CPU来说，就像天书一样，指令译码器的任务就是把这本天书翻译成CPU内部各个部件能听懂的“操作命令”。

在实验里，你会拿到一个指令集。比如，一条指令可能长这样：操作码（OP）+源寄存器地址（Rs）+目的寄存器地址（Rd）。指令译码器的核心就是一个组合逻辑电路。它的输入就是整条指令的二进制位，输出则是一系列的控制信号线。每一条控制信号线都对应一个具体的微操作，比如“打开寄存器A的输出门”、“让ALU执行加法运算”、“把结果写回寄存器B”等等。

举个例子，假设0001代表加法指令ADD。当指令译码器看到指令的高4位是0001时，它就会让“ALU操作选择”信号线输出“加法”对应的编码，同时让“允许寄存器A输出”和“允许寄存器B输入”这两根信号线变为有效（高电平）。这样，后续的控制器就知道，现在该执行一个加法操作了。

实验平台通常会提供一个真值表，你需要做的就是根据这个表，用与门、或门、非门这些基本逻辑门，把输入（指令位）和输出（控制信号）之间的逻辑关系搭建出来。这个过程有点像做一道逻辑推理题，非常锻炼思维。关键诀窍是：不要一上来就埋头连线，先好好分析真值表，看看哪些指令位对哪些输出有影响，尝试用卡诺图化简一下逻辑表达式，往往能省去一大半不必要的门电路。

2.2 时序发生器：为CPU工作按下精准的节拍器

光有翻译官还不行，CPU执行指令必须一步一个脚印，井然有序。这就轮到时序发生器登场了，它是整个CPU的“节拍器”和“指挥家”。

在单总线结构中，因为大家共用一条“路”，所以对“谁什么时候用路”的要求就格外严格。绝对不能出现运算器刚要往外送数据，寄存器也同时往总线上写数据的“撞车”事故。时序发生器的作用就是产生一系列周期性的时钟脉冲信号（比如T0, T1, T2, T3...），来划分出一个指令周期内的不同时间段（机器周期或节拍）。

我们的实验采用的是定长指令周期，也就是说，不管执行的是简单的取数指令还是复杂的乘法指令，都占用相同数量的节拍（比如4个T状态）。这简化了控制逻辑。时序发生器的核心是一个状态机，通常由一个计数器和译码电路构成。

计数器：在时钟脉冲CLK的驱动下循环计数（如00->01->10->11->00...）。每一个计数值代表当前所处的节拍T状态。
译码电路：根据计数器的当前值（比如01），让对应的节拍信号线（T1）输出高电平，其他节拍线输出低电平。

这样，T0时间可能用来把程序计数器PC的值送到总线上，T1时间用这个地址去内存取指令，T2时间对取回的指令进行译码...一切都有条不紊。实验里，这部分往往由平台根据你填写的状态转换表自动生成连线，你的任务是理解这张表：当前状态是什么，下一个时钟沿到来后应该进入什么状态。理解了这个状态机，你就掌握了CPU心跳的节奏。

3. 大脑的构建：用状态机与硬布线实现控制器

3.1 状态机控制器：像流程图一样控制CPU

控制器是CPU的大脑，它综合指令译码器输出的“操作命令”和时序发生器输出的“时间信号”，产生在当前这个节拍下，所有部件应该执行的具体微操作控制信号。

状态机（有限状态机，FSM）是实现控制器的一种非常直观的方法。你可以把一条指令的执行过程画成一个流程图，流程图里的每一个方块就是一个“状态”，箭头代表状态之间的转换条件。在我们的定长指令周期模型中，这个状态机可以和时序发生器的节拍T紧密耦合。

具体来说，控制器的状态就是（指令类型，当前节拍）的组合。例如，处于（ADD指令， T2节拍）这个状态时，控制器就知道，现在应该产生“打开ALU输入门”、“设置ALU为加法模式”等控制信号。到了T3节拍，状态转换到（ADD指令， T3节拍），则产生“打开ALU输出门”、“将结果写入目的寄存器”等信号。

在实验平台上实现时，你需要设计一个状态寄存器来保存当前状态，一个组合逻辑电路根据“当前状态”和“指令操作码”来生成“输出控制信号”，同时另一个组合逻辑电路根据“当前状态”来生成“下一个状态”的值。虽然听起来复杂，但平台通常会提供表格让你填写，自动生成逻辑。你要做的就是清晰地规划出每条指令在每个节拍下应该做什么。这种方法逻辑清晰，易于理解和调试，特别适合教学实验。

3.2 硬布线控制器：把控制逻辑“固化”在电路里

另一种实现控制器的方法是硬布线控制器。顾名思义，它的控制信号产生逻辑是直接由硬件电路（与、或、非门等）固定下来的，不像状态机那样有明显的“状态”概念。

硬布线控制器的核心思想是：将指令的操作码（OP）和时序信号（Tn）共同作为组合逻辑电路的输入，这个电路的输出就是当前所需的所有微操作控制信号。你可以把它看作一个巨大的、预先设计好的真值表电路。

例如，要实现“在ADD指令的T2节拍，发出ALU加法信号”这个功能，硬布线控制器里的逻辑可能就是：ALU_ADD = (OP==ADD) AND (T==T2)。所有指令的所有微操作，都被写成这样的逻辑表达式，然后用门电路实现。

实验中的“硬布线控制台组成逻辑单元”和“硬布线控制器”部分，就是在实践这个过程。平台可能会让你填写一个庞大的表格，横轴是时间节拍，纵轴是指令，表格内容就是每个格点应该发出的控制信号。然后根据这个表格，导出每一个控制信号的逻辑表达式（通常可以利用平台工具的化简功能）。这里有个小坑：表达式可能会很复杂，但别怕，这正是硬布线控制器效率高的代价——设计复杂，但一旦做好，运行起来速度很快，因为不需要像状态机那样经历“查状态-转换”的过程。

两种控制器对比，状态机更像软件思维，灵活易懂；硬布线则更贴近硬件本质，直接高效。通过这个实验，你能深刻体会到计算机设计中“软硬权衡”的艺术。

4. 实战整合：搭建单总线CPU并引入中断机制

4.1 单总线CPU的整合与连线简化优势

到了最激动人心的环节——把前面做的所有部件整合起来，形成一个完整的单总线CPU。这个过程会让你真切感受到单总线结构的简洁之美。

你需要将指令寄存器（IR）、程序计数器（PC）、通用寄存器组（R0-R3）、运算器（ALU）、内存（RAM）以及我们刚刚设计好的指令译码器、时序发生器、控制器全部连接起来。连接的核心规则就是：所有需要交换数据的部件，其数据输入/输出端都挂到那唯一的一条系统总线上。同时，每个部件都会收到来自控制器的一系列控制信号，比如“PC输出使能”、“ALU功能选择”、“寄存器B输入锁存”等，来控制它何时与总线对话。

连线时你会发现，数据通路变得非常清晰。比起多总线结构，这里省去了大量的数据线。控制逻辑的核心变成了管理好总线的使用权分配（通过控制器和时序）。我当时的实验报告里，画出的核心数据通路图非常干净，一目了然。这也正是这个实验的教学目的：先通过简化结构（单总线）让你掌握CPU的核心工作原理，而不被复杂的互连网络吓倒。