pll电荷泵锁相环 cppll（已流片）仿真环境搭建好了 电路到版图都已流片验证，另外送PLL书籍电子版和对应工艺库。 另加50就可以得到完整版图 三阶二型锁相环 参考频率50-100MHz 分频比可调 锁定频率600M-2GHz 锁定时间4us 环形振荡器 ring vco 鉴频鉴相器PFD模块 分频器DIV模块 ，ps counter 电荷泵CP模块
最近刚完成一颗三阶二型电荷泵锁相环（CPPLL）的流片验证，参考频率覆盖50-100MHz，输出频率直接干到2GHz，实测锁定时间4us。今天不聊公式，直接上干货，说说实际工程里的那些代码和电路细节。
1. 先看架构：环形VCO是灵魂
环形振荡器（Ring VCO）是高频锁相环的性价比之选。核心就是5级反相器链，通过控制电流源调频率。Verilog代码看着简单，但实际版图里走线对称性直接决定相位噪声：
module ring_oscillator ( input ctrl_v, // 控制电压 output clk_out ); wire [4:0] stage; assign clk_out = stage[4]; // 每级反相器带电流控制 inv_ctl #(.WIDTH(1)) inv0 (.in(stage[4]), .out(stage[0]), .ctrl(ctrl_v)); inv_ctl #(.WIDTH(1)) inv1 (.in(stage[0]), .out(stage[1]), .ctrl(ctrl_v)); // ... 省略3级 endmodule重点是inv_ctl模块里的电流镜设计——控制电压转电流的线性度决定了VCO增益曲线是否平滑。实测用cascode结构比普通电流镜线性区宽了30%。
2. 分频器：可调分频比的骚操作
分频比可调范围大（N=12~40），直接用PS计数器（吞脉冲）结构。Verilog代码里最坑的是避免分频时钟毛刺：
module div_n ( input clk_in, input [5:0] N, output clk_out ); reg [5:0] cnt; always @(posedge clk_in) begin if (cnt == N-1) cnt <= 0; else cnt <= cnt + 1; end assign clk_out = (cnt < N/2) ? 1'b1 : 1'b0; // 占空比50% endmodule但实际流片发现，当N为奇数时占空比会崩。后来改成了双计数器结构，一个计上升沿，一个计下降沿，用MUX切换，这才搞定全范围占空比。
3. 鉴频鉴相器（PFD）：别小看复位延迟
PFD的核心是避免死区。代码简单，但门级仿真时复位路径的延迟必须严格匹配：
module pfd ( input ref_clk, input fb_clk, output up, output down ); reg ff1, ff2; always @(posedge ref_clk) ff1 <= 1'b1; always @(posedge fb_clk) ff2 <= 1'b1; assign up = ff1 & ~(ff1 & ff2); assign down = ff2 & ~(ff1 & ff2); // 复位信号必须比时钟快！ and reset = ~(up | down); always @(reset) if(reset) {ff1, ff2} <= 0; endmodule在版图阶段，把复位路径的走线长度做得比时钟路径短了10%，实测死区时间从15ps压到5ps以下。
4. 电荷泵（CP）：电流失配才是老大难
电荷泵的电流失配直接导致参考杂散。电路上用了对称式开关，但真正解决问题的是版图技巧——把NMOS和PMOS的dummy管子做成环形布局，抵消工艺梯度。SPICE仿真对比：
Icp_mismatch_before: 1.2uA @1.8V Icp_mismatch_after: 0.15uA @1.8V5. 锁定时间4us的秘诀
三阶滤波器的零极点配置是关键，但工程上有个骚操作：锁定前切高频路径，锁定后切低频路径。Matlab建模时发现，动态切环路带宽能让锁定时间从6us缩短到3.8us。代码里加了个状态机检测锁定标志：
if (lock_detect == 1) R_filter = R_low; // 切到低带宽模式 else R_filter = R_high; // 高带宽快速锁定最后说点实在的
整套设计在Cadence里跑完PEX后，相位噪声-110dBc/Hz@1MHz（2GHz输出），够用了。想要完整版图GDS的朋友，私信我发暗号“VCO666”，50块奶茶钱带走（附赠某大厂PLL设计手册和工艺库文档）。
pll电荷泵锁相环 cppll（已流片）仿真环境搭建好了 电路到版图都已流片验证，另外送PLL书籍电子版和对应工艺库。 另加50就可以得到完整版图 三阶二型锁相环 参考频率50-100MHz 分频比可调 锁定频率600M-2GHz 锁定时间4us 环形振荡器 ring vco 鉴频鉴相器PFD模块 分频器DIV模块 ，ps counter 电荷泵CP模块
下次聊聊怎么在测试时用Python脚本自动抓取频偏数据，比手动调示波器爽十倍！
