这是一个非常关键的技术细节问题。虽然 HBM 和 UCIe 都在解决“封装内高带宽互连”的问题，但HBM 并没有使用 UCIe 协议。
HBM 走的是一条**“超级魔改版 DDR”**的路线。
1. HBM 的通信本质：极度并行的单端信号
HBM (High Bandwidth Memory) 的物理层可以看作是DDR 物理层的“微缩密集版”。
信号类型：单端信号 (Single-Ended)。
- 这一点非常重要！HBM 的数据线（DQ）不是差分线（SerDes/PCIe/UCIe 那种两根线传 1bit），而是一根线传 1bit。
- 为什么？为了省线。HBM 有 1024 根数据线，如果用差分就要 2048 根，硅中介层（Interposer）也画不下。
时钟机制：源同步 (Source Synchronous)。
- 这和 DDR 完全一样。数据发送时，旁边伴随着一对时钟信号 (WDQS/RDQS)。接收端用这个时钟去采样数据。
- 没有 CDR：不像 SerDes 需要复杂的时钟恢复电路，HBM 直接把时钟给你送过去。
电压摆幅：极低电压 (0.4V ~ 1.1V)。
- 为了省电，信号摆幅非常小，远低于普通 DDR 的 1.1V。
2. HBM vs UCIe：同在封装内，为何不同路？
虽然它们都住在 Chiplet 的大房子里（CoWoS 封装），但它们的“户口”不同：
| 特性 | HBM (HBM3/3E) | UCIe (UCIe 1.1) |
|---|---|---|
| 出身 | 内存家族 (JEDEC) | IO家族 (Intel/AMD) |
| 信号类型 | 单端 (Single-ended) | 单端 (标准版) / 差分 (高级版) |
| 时钟 | 双向 DQS (源同步) | 单向转发时钟 (Forwarded Clock) |
| 协议层 | 纯内存读写指令 (ACT, PRE, READ) | 类似 PCIe/CXL 的包交换 (Flit-based) |
| 位宽 | 固定 1024 bit | 灵活配置 (x16 ~ xN) |
| 目标 | 只连内存 | 万物互连(Die-to-Die) |
- 关键差异点：协议开销。
- HBM为了极致的低延迟，依然保留了 DRAM 的行/列地址选通架构。如果你用 UCIe 去连 HBM，你需要把简单的“读地址 0x1234”指令打包成复杂的 UCIe 数据包，发过去后再解包，这会增加几十纳秒的延迟，对显存来说是不可接受的。
3. 未来：UCIe 会“吞噬”HBM 吗？
虽然现在 HBM 用的是私有物理层，但业界确实有融合的趋势。
- UCIe-Streaming 模式：UCIe 协议里有一个“裸奔模式”（Streaming Protocol），允许你跳过复杂的协议层，直接利用 UCIe 的物理层（PHY）去传输自定义数据。
- 可能性：未来也许会出现一种“HBM over UCIe”的设计，即用 UCIe 的物理层（因为 UCIe 的 PHY 正在变得越来越标准化和强大）来传输 HBM 的数据指令。但这需要 JEDEC（内存协会）和 UCIe 联盟（互连联盟）坐下来喝杯茶谈妥才行。
总结
- HBM 通信方式：1024 位超宽并行总线 + 单端信号 + 源同步时钟。本质上是把 DDR 的物理层拍扁、缩小、加密后塞进了封装里。
- 为什么不用 UCIe？因为 HBM 需要极低的访问延迟和特定的内存控制指令，目前的 UCIe 协议包结构对它来说还是太“重”了。
