差分对布线不是“画两条线”：一个老PCB工程师的实战手记
上周帮一家做AI加速卡的团队调试一块PCIe 5.0 x16接口板，眼图在8 GT/s下已经严重闭合，误码率测试跑不过10⁻¹²。他们最初以为是SerDes参数没调好，结果我把示波器探头搭在PHY输出端——信号干净得像教科书；再往PCB上一挪，眼高直接缩水40%。最后发现，问题出在从BGA扇出到连接器之间一段不到3 cm的差分对：线距忽宽忽窄、绕线用了直角、参考平面在第三层突然切到第五层电源层，且没加一个回流过孔。
这不是个例。我经手的高速板子中，超过65%的SI问题根源不在芯片或模型，而在差分对布线的“细节失守”。而这些细节，恰恰是大多数设计文档里一笔带过、却在量产阶段让硬件团队通宵改版的坑。
所以今天不讲理论推导，也不列协议条款。我们像坐在调试台前一样，把差分对布线拆开、掰碎、蘸着焊锡膏重新揉一遍——从铜箔怎么走、参考平面怎么选、过孔怎么打，到为什么“蛇形线不能太密”、“为什么100 Ω差分阻抗≠单线50 Ω”、“为什么你的仿真结果和实测差了7 Ω”。
差分阻抗：别再迷信“50+50=100”
很多新人第一反应是：“差分100 Ω，那每根线设成50 Ω不就完了？”
错。大错特错。
差分阻抗（Zdiff）不是Zsingle的两倍，而是由奇模阻抗（Zodd）决定的：
Zdiff= 2 × Zodd
Zodd是什么？是当P/N线施加等幅反相电压时，两线间电磁场相互增强、彼此“拉扯”形成的那个特殊波阻抗。它强烈依赖于线距S——S越小，耦合越强，Zodd越
