告别枯燥理论：在FPGA上玩转SPI Flash，实现一个简易数据记录器（基于W25Q16）-平芜编程栈

用FPGA和W25Q16打造智能数据记录器：从SPI协议到循环存储实战

去年夏天，我在一个环境监测项目中遇到了一个棘手问题：如何在不依赖微控制器的情况下，持续记录传感器数据并确保断电后不丢失？这个需求让我深入探索了FPGA直接控制SPI Flash存储的方案。本文将分享如何利用Xilinx Artix-7 FPGA和W25Q16 Flash芯片构建一个完整的数据记录系统，重点解决实际工程中的三大挑战：实时数据缓冲、存储空间管理和数据回读设计。

1. 系统架构设计与核心组件选型

这个数据记录器的设计目标很明确：以1Hz的频率记录温度传感器数据（模拟值），至少保存一周的历史记录（约60万条数据），并支持通过串口查询任意时间点的数据。整个系统由三个关键部分组成：

数据采集模块：模拟传感器通过ADC接口接入FPGA
存储控制模块：FPGA实现SPI主机协议，管理W25Q16的读写操作
数据接口模块：UART转USB实现与PC通信

W25Q16的存储结构特别适合这种应用场景。这颗16Mbit的Flash芯片被划分为32个块(Block)，每块64KB，每个块又包含16个4KB的扇区(Sector)。这种层级结构让我们可以灵活选择擦除粒度：

操作类型	指令码	作用范围	典型耗时
扇区擦除	0x20	4KB	400ms
块擦除	0xD8	64KB	2s
整片擦除	0xC7	16Mbit	30s

在Verilog中，我们首先定义芯片的指令集常量：

parameter SECTOR_ERASE = 8'h20; parameter PAGE_PROGRAM = 8'h02; parameter READ_DATA = 8'h03; parameter READ_STATUS = 8'h05; parameter WRITE_ENABLE = 8'h06;

2. SPI接口的FPGA实现关键点

SPI协议虽然简单，但在FPGA中实现时需要考虑几个关键时序问题。W25Q16支持SPI模式0和3，我们选择模式0（CPOL=0，CPHA=0）——时钟上升沿采样，下降沿切换数据。

实际调试中发现三个容易出错的细节：

片选信号(CS#)的建立/保持时间：
- 片选有效前至少保持5ns高电平(tSLCH)
- 操作结束后保持100ns高电平(tSHSL)

状态轮询机制：

// 状态寄存器读取示例 always @(posedge clk) begin if (read_status) begin status_reg <= {status_reg[6:0], spi_miso}; if (bit_count == 7 && !status_reg[0]) busy <= 0; end end

时钟相位对齐：我们的解决方案是使用100MHz系统时钟生成SPI时钟，通过计数器实现精确的相位控制：
```
reg clk_div; always @(posedge clk_100m) begin clk_div <= ~clk_div; // 50MHz时钟 spi_clk <= (spi_active) ? clk_div : 1'b0; end
```

一个完整的页编程(Page Program)操作流程应该是：

拉低CS#
发送WRITE_ENABLE指令(0x06)
拉高CS#等待tSHSL
再次拉低CS#
发送PAGE_PROGRAM指令(0x02) + 24位地址
发送最多256字节数据
拉高CS#
轮询状态寄存器直到BUSY位清零

3. 数据缓冲与存储管理策略

传感器数据到来时间不确定，而Flash写入需要较长时间（每页约0.3ms），这要求我们必须设计合理的缓冲机制。我们采用双缓冲方案：

前端FIFO缓冲：使用FPGA内部的Block RAM实现512字节FIFO
- 写入时钟：ADC采样时钟（1Hz）
- 读取时钟：SPI控制器时钟（50MHz）
后端页缓冲：在写入Flash前凑齐256字节页数据

// FIFO控制逻辑示例 module data_fifo ( input wire clk_write, input wire [7:0] sensor_data, input wire clk_read, output wire [7:0] spi_data, output wire empty ); reg [8:0] wr_ptr, rd_ptr; reg [7:0] mem [0:511]; always @(posedge clk_write) begin if (data_valid) mem[wr_ptr] <= sensor_data; wr_ptr <= wr_ptr + 1; end always @(posedge clk_read) begin if (!empty && spi_ready) spi_data <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; end assign empty = (wr_ptr == rd_ptr); endmodule

存储空间管理采用循环队列算法：

初始化时在Flash最后保留一个4KB的配置扇区
记录当前写入指针和最早数据位置指针
当需要覆盖旧数据时，先擦除最旧的扇区

4. 数据回读与上位机交互

为了方便数据分析，我们设计了简单的串口协议：

命令格式：'R' + 4字节时间戳 + '\n'
响应格式：'D' + 时间戳 + 数据值 + '\n'

FPGA端的UART控制器需要实现：

module uart_controller ( input wire clk, input wire rx, output wire tx, output reg [31:0] read_addr, output reg read_req, input wire [7:0] flash_data ); // 状态定义 parameter IDLE = 0; parameter CMD_R = 1; parameter RECV_TIME = 2; reg [2:0] state; reg [3:0] byte_count; always @(posedge clk) begin case(state) IDLE: if (rx_data == "R") state <= CMD_R; CMD_R: if (rx_valid) begin time_buf[byte_count*8 +:8] <= rx_data; if (byte_count == 3) begin read_addr <= time_buf; read_req <= 1; state <= IDLE; end end endcase end endmodule

在PC端可以使用Python进行数据可视化：

import serial from matplotlib import pyplot as plt ser = serial.Serial('COM3', 115200) data = [] ser.write(b'R0000\n') # 请求所有数据 while True: line = ser.readline() if line[0] == 68: # 'D' timestamp = int(line[1:5]) value = int(line[5:]) data.append(value) if len(data) > 1000: plt.plot(data) plt.show()

5. 性能优化与异常处理

在实际部署中，我们遇到了几个需要优化的问题：

写入速度瓶颈：
- 解决方案：实现多页连续写入（Sequential Page Program）
- 优化后速度：从800KB/s提升到1.2MB/s
电源故障防护：
- 添加超级电容保证意外断电时能完成当前页写入
- 每个数据记录包含CRC校验码

磨损均衡改进：

// 伪代码：简易磨损均衡算法 void write_data(uint8_t data) { static uint32_t write_count = 0; uint32_t physical_block = (write_count % 32) + (write_count / 100000) % 32; flash_write(physical_block, data); write_count++; }

经过两周的连续测试，这个系统表现出色：