作者：Darren H. Chen
方向：Backend Flow / 后端实现流程 / EDA 工具工程 / Clock Tree
demo：LAY-BE-18_clock_tree_concept
标签：Backend Flow、EDA、Clock Tree、CTS、Skew、Latency、Clock Network、Timing Closure
在数字芯片里，很多 net 只是传递数据。
但 clock net 不一样。
它不是普通信号线，而是整个同步系统的时间基准。
数据路径是否满足 setup，取决于 clock。
数据路径是否满足 hold，也取决于 clock。
寄存器什么时候采样、状态什么时候更新、pipeline 如何推进、scan shift 如何同步，本质上都依赖 clock network。
所以，clock tree 不是“把 clock 接到所有寄存器”这么简单。
它更像芯片里的节奏系统：
它把同一个时间事件，分发到大量寄存器和时序单元； 它必须控制延迟、偏斜、过渡时间、负载、功耗和可布线性； 它的质量直接决定 timing closure 的难度。本文从底层原理、架构模型和工程方法论角度解释：为什么 clock network 不能当成普通 net 处理。
一、普通 net 与 clock net 的本质区别
普通 data net 的目标通常是：
把一个 source 的逻辑值传到一个或多个 sink。它关注：
连接是否正确 delay 是否可接受 transition 是否满足约束 capacitance 是否超限 routing 是否合法clock net 也要满足这些要求，但远不止这些。
clock net 的核心目标是：
把一个时间基准稳定、可控、尽量一致地分发到大量时序端点。因此 clock net 额外关注：
latency skew jitter insertion delay clock transition clock power clock gating clock domain clock route rule clock shielding clock balancing普通 net 的错误往往影响一段逻辑。
clock net 的错误可能影响整个时钟域。
这就是为什么 clock network 必须被单独建模和综合。
二、底层原理：Clock 参与 timing equation
要理解 clock tree，必须回到 setup 和 hold 公式。
一个同步路径可以抽象为：
FF1 --data path--> FF2setup 检查大致可以理解为：
launch_clock_arrival + clock_to_Q + data_path_delay + setup_time + uncertainty <= capture_clock_arrival + clock_periodhold 检查大致可以理解为：
launch_clock_arrival + clock_to_Q_min + data_path_delay_min >= capture_clock_arrival + hold_time + uncertainty这里的launch_clock_arrival和capture_clock_arrival都来自 clock network。
也就是说，clock tree 不是 timing equation 的背景条件，而是 equation 的组成部分。
如果 clock tree 变化，slack 就会变化。
这也是为什么 CTS 后 timing report 经常和 pre-CTS 大不相同。
三、什么是 clock latency？
clock latency 可以理解为 clock 从 source 到 sink 的到达时间。
clock source -> buffer -> buffer -> branch -> sink pin延迟包括：
clock buffer delay clock inverter delay clock net delay via / wire RC delay useful insertion delay从物理角度看，clock latency 不是越小越好。
如果只追求最小 latency，可能导致：
buffer 过多 功耗过大 routing 拥塞 clock transition 过差 skew 难控制Clock tree 的目标通常不是“最快”，而是“可控”。
四、什么是 skew？
skew 是不同 clock sink 之间的到达时间差。
skew = arrival_time(sink_A) - arrival_time(sink_B)如果两个寄存器属于同一个同步关系，clock 到达它们的时间差会直接影响 setup 和 hold。
skew 可以是有利的，也可以是不利的。
对于 setup，有时 capture clock 晚一点可能有利：
capture clock later -> required time later -> setup slack 变好但对 hold 可能变差：
capture clock later -> hold requirement 更难满足 -> hold slack 变差这就是 skew 的复杂性。
成熟 flow 不会简单要求 skew 绝对为 0，而是控制 skew 在可接受范围内，并结合 timing 目标做权衡。
五、为什么 Clock Tree 是树？
从 clock source 直接拉一条大扇出 net 到所有寄存器，通常不可行。
因为：
fanout 太大 load capacitance 太大 transition 太差 delay 不可控 routing 资源不可控 功耗过高所以需要插入 clock buffer / inverter，把一个超大负载拆成多级分发结构。
抽象图如下：
clock source | clock buffer / \ branch A branch B / \ / \ leaf leaf leaf leaf | | | | FF FF FF FF这就是 clock tree。
它的本质是：
通过层级化分发结构，把巨大 fanout 转化为可控的局部 fanout。六、Clock Tree 的核心约束
Clock tree synthesis 通常要同时满足多类目标。
1. Skew 目标
同一 skew group 内 sink 到达时间尽量接近。2. Latency 目标
clock source 到 sinks 的整体插入延迟可控。3. Transition 目标
clock pin 上的 slew 不能太差。4. Fanout / capacitance 目标
clock buffer 输出不能带过大负载。5. Power 目标
clock network 通常高频翻转，功耗非常敏感。6. Routing 目标
clock route 应尽量稳定、可控、低干扰。7. DRC / EM 目标
clock wire 不能违反工艺规则，也不能因高活动率带来可靠性问题。这些目标之间存在冲突。
例如，减少 skew 可能需要更多 buffer，更多 buffer 可能增加 power 和 area。
降低 transition 可能需要加大 buffer，但也会增加动态功耗。
这就是 clock tree 是工程折中，而不是单一算法结果。
七、Clock Domain 与 Skew Group
clock network 不能只看一棵树，还要看 clock domain。
一个设计可能有多个 clock：
core_clk bus_clk scan_clk pll_clk generated_clk low_power_clk每个 clock domain 可能有不同约束。
在同一个 clock 下，也不一定所有 sink 都需要彼此平衡。
因此会引入 skew group 的概念。
可以简单理解为：
skew group = 一组需要按照共同 skew 目标进行平衡的 clock sinks。Skew group 的定义影响 clock tree 的拓扑。
如果 group 划分不合理，可能导致：
不该平衡的 sinks 被强行平衡； 应该平衡的 sinks 没有被一起处理； clock latency 分布异常； timing 修复方向混乱。所以 clock tree 设计首先是时钟关系建模，其次才是物理综合。
八、Clock Gating 为什么也是 Clock Tree 的一部分？
低功耗设计中，clock gating 非常常见。
clock gating 的作用是：
当某些逻辑不需要工作时，关闭它们的 clock toggling。但 gating cell 一旦插入 clock network，就会变成 clock tree 的结构节点。
它带来几个问题：
gating cell 位置如何选择？ gating enable timing 如何检查？ gating 后的 sinks 是否单独平衡？ gating cell 是否需要 clone？ gating 结构是否影响 clock latency？所以 clock tree 不是纯粹的 buffer tree，还包括 clock gating、generated clock、test clock、mux clock 等结构。
九、Clock Tree 为什么影响功耗？
Clock network 的功耗通常很可观。
原因很简单：
clock 高频翻转； clock fanout 大； clock buffer 多； clock wire 长； clock activity 接近 100%。动态功耗可以简化理解为：
P ≈ C × V² × f × activityclock 的 activity 高，frequency 高，所以 capacitance 控制非常重要。
这也是为什么 clock tree 不能无限加 buffer、不能无限加粗线、不能简单追求低 skew。
低 skew、低 latency、低 power 三者之间需要折中。
十、Clock Route Rule 为什么重要？
clock net 对 delay、noise、transition 更敏感，因此经常需要专门的 routing 规则。
例如：
使用更高金属层 使用更宽线宽 控制 spacing 减少 coupling 必要时 shielding 限制 via 数量这些规则的目的不是“让 clock 看起来特殊”，而是为了让 clock delay 更可控、串扰更低、可靠性更高。
如果 clock route 过于随意，CTS 估算的 latency 和 post-route 实际 latency 可能差异较大，导致 timing closure 反复震荡。
十一、架构视角：Clock Tree 在 Flow 中的位置
Clock tree synthesis 通常位于 placement 之后、routing 之前。
这是因为：
需要 placement 后的 sink 物理位置； 需要在 detail route 前建立 clock distribution； 需要在 post-CTS 阶段重新优化 timing； 需要给 routing 阶段留下 clock route 结构。简化流程如下：
placement ↓ pre-CTS timing analysis ↓ clock tree synthesis ↓ clock route / clock optimization ↓ post-CTS timing analysis ↓ routingCTS 是 Backend Flow 中一个关键相变点。
pre-CTS 阶段，clock 常被 ideal 或近似处理。
post-CTS 阶段，clock network 成为真实物理结构。
因此 CTS 前后 timing 模型会发生明显变化。
十二、方法论：Clock Tree 不是最后再调的东西
成熟的 clock flow 不应该等 CTS 失败后才开始分析。
在 CTS 前就应该做检查：
clock 是否定义完整； generated clock 是否正确； clock domain 是否清晰； skew group 是否合理； clock sinks 是否异常； clock gating 是否合法； clock buffer list 是否可用； clock route rule 是否准备好； clock exceptions 是否正确； pre-CTS timing 是否可接受。这些检查可以形成clock_tree_precheck.rpt。
这类 report 的价值在于：
把 clock tree synthesis 的风险提前暴露，而不是等工具综合失败后再定位。十三、demo 设计：LAY-BE-18_clock_tree_concept
这个 demo 重点展示 clock tree 的数据模型和报告框架。
推荐目录结构：
LAY-BE-18_clock_tree_concept/ ├─ data/ │ ├─ clock_sinks.csv │ ├─ clock_domains.csv │ └─ sample_clock_report.rpt ├─ scripts/ │ ├─ run_clock_tree_demo.csh │ └─ clean.csh ├─ tcl/ │ ├─ 01_check_clock_definitions.tcl │ ├─ 02_report_clock_sinks.tcl │ ├─ 03_build_clock_tree_model.tcl │ └─ 04_report_clock_tree_summary.tcl ├─ reports/ │ ├─ clock_definition_check.rpt │ ├─ clock_sink_summary.rpt │ ├─ clock_domain_summary.rpt │ └─ clock_tree_model_summary.rpt └─ README.md运行入口可以抽象为：
#!/bin/csh -f setenv EDA_TOOL_BIN /path/to/eda_tool setenv DESIGN_ROOT /path/to/LAY-BE-18_clock_tree_concept $EDA_TOOL_BIN -batch $DESIGN_ROOT/tcl/04_report_clock_tree_summary.tcl \ >&! $DESIGN_ROOT/reports/run_clock_tree.logdemo 要验证的是：
clock domain 是否可识别； clock sinks 是否可统计； skew group 是否可报告； clock tree 的结构指标是否可归档。十四、从专家视角理解 Clock Tree
如果只把 clock tree 看成“插 buffer”，就很难理解 CTS 的工程难度。
更准确的理解是：
Clock tree 是把抽象时钟约束转化为物理时间分发网络的过程。它连接了：
SDC clock definition ↓ clock domain / skew group ↓ clock buffer / gating library ↓ physical sink distribution ↓ clock route rule ↓ setup / hold timing ↓ power and noise所以 clock tree 是 timing、power、physical 和 routing 的交汇点。
十五、总结
本文讨论了 clock network 为什么不是普通 net。
核心结论包括：
- clock 是同步系统的时间基准；
- clock arrival 直接进入 setup 和 hold 公式；
- clock tree 的目标不是最短，而是可控；
- skew 既可能有利，也可能有害；
- skew group 是 clock balancing 的基本组织单位；
- clock gating 会改变 clock tree 结构；
- clock network 对功耗高度敏感；
- clock route rule 决定 post-route clock 行为是否稳定；
- CTS 是 Backend Flow 从 ideal clock 走向 real clock 的关键阶段。
结尾一句话
数据路径决定芯片算什么，时钟网络决定芯片什么时候算；Clock Tree 的本质，就是把抽象时间约束落实成可制造、可分析、可收敛的物理节奏系统。
