2.5 半导体制造工艺
📚本文内容摘自本人的开源书《从沙子到车辙 - 一个工程师的理解》
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一粒尘埃可以破坏整个电路
我做的第一份真正意义上的"工程师"工作，是良率工程师。我的日常工作就是追踪玻璃基板上的缺陷——哪些面板单元是好的，哪些是坏的，为什么坏。
这份工作教会了我一件事：在半导体制造中，一粒尘埃就是一场灾难。
不是修辞。是物理事实。
半导体制造的线宽——用光刻在基板上画出的最小线条的宽度——在现代芯片工艺中是几十纳米到几纳米，在面板工艺中是几微米。而一个浮在空气中的灰尘颗粒，直径大约是 0.5 到 10微米。所以一粒普通的灰尘，直径可能是芯片最小线宽的几百到几千倍，是面板最小线宽的几倍。
想象你在一张 A4 纸上画线条，要求线条宽度不超过 1 毫米。然后一颗直径几厘米的石块落在纸上——这就是一颗灰尘落在基板上的等效效果。它会完全覆盖大量的图案，造成大面积的开路、短路、图形缺失。
所以 fab 的核心技术不是某台具体的设备——是洁净度。洁净室里，每立方米空气中的颗粒数量被严格限制。而人——一个坐着不动的人——每分钟向空气中散发大量颗粒（皮肤碎屑、纤维、细菌）。所以 fab 里所有和基板接触的操作都是自动化的。人类穿着全密封的无尘服，只露出眼睛——不是保护人，是保护基板不受人的污染。
人——是 fab 里最大的污染源。
五步循环：在基板上"造城"
半导体制造的宏观流程是一组五步循环，要重复多次。每一次循环在基板表面添加新材料、改变材料性质、或者去除不需要的材料。
在芯片制造中，最终在硅衬底上堆叠出三层结构：
- FEOL（Front End Of Line，前道）：晶体管层。包括阱掺杂、栅氧化、多晶硅/金属栅、源漏离子注入——在硅表面做出几十亿个独立的 MOSFET。
- MEOL（Middle End Of Line，中道）：接触层。把晶体管的源极、漏极、栅极用金属接触引到表面。
- BEOL（Back End Of Line，后道）：多层金属互联线。用铜大马士革工艺层层叠加，把几十亿个 MOSFET 按照设计连接成逻辑门、寄存器、功能模块。
在面板制造中，工艺相对简化：在玻璃基板上制造 TFT 阵列，然后加上后续的显示层。面板工艺的复杂度低于芯片，但同样需要光刻、刻蚀、沉积、离子注入、CMP 等核心工艺。
整个流程的核心五步是：光刻（Lithography）→ 刻蚀（Etch）→ 沉积（Deposition）→ 离子注入（Ion Implantation）→ CMP（化学机械抛光）。这些工艺在面板厂和芯片厂都用到——原理相似，但尺度不同。面板厂的线宽是微米级别，芯片厂的线宽是纳米级别。我在面板厂亲眼见过这些工艺在面板制造中的应用，下面我以第一人称的视角还原面板厂的经历。芯片制造的相关知识作为行业背景穿插介绍。
光刻——用光画出电路图案
光刻胶：不止是"一层胶"
光刻的灵魂不在光——在光刻胶（photoresist）。
光刻胶是一种高分子材料，对特定波长的光敏感。曝光区域发生光化学反应，改变其在显影液中的溶解度。正性光刻胶（positive resist）曝光后变得可溶——显影后曝光区域被洗掉，留下未曝光区域的图案。负性光刻胶（negative resist）曝光后变得不可溶——显影后未曝光区域被洗掉。
我在面板厂见过光刻工艺。面板厂用的是步进式光刻机（stepper），线宽是微米级别。光刻胶涂布在玻璃基板上，通过掩模版曝光，显影后形成图案。
光刻胶图形的质量决定了刻蚀后图形的质量。光刻胶侧壁必须陡直（避免斜角导致线宽偏差），光刻胶厚度必须均匀（避免显影不均匀），光刻胶和衬底的粘附性必须牢固（避免显影时浮胶）。
分辨率：瑞利准则
光刻的分辨率由瑞利准则决定：
CD = k₁ × λ / NA
其中 CD 是临界尺寸（最小可分辨的线宽），λ 是光源波长，NA 是投影物镜的数值孔径，k₁ 是工艺因子。
波长越短，分辨率越高。i-line（365nm 紫外光）可以做到几百纳米的线宽，DUV（深紫外，248nm 或 193nm）可以做到几十纳米的线宽。面板厂的线宽是微米级别，用 i-line 或稍短波长的光源就能满足需求。
在芯片制造中（这是行业知识，不是面板厂亲身经历），当线宽进入纳米级别时，需要更极端的技术：浸没式光刻（在透镜和晶圆之间填充液体以提高分辨率）、多图案技术（把一层分成多次曝光）、EUV（极紫外光刻，波长 13.5nm）。但这些技术面板厂不需要——面板的线宽是微米级别，步进式光刻机已经足够。
我在 SEM 上第一次看面板剖面
我至今记得第一次在扫描电子显微镜（SEM）上看自己切的面板剖面的样子。
FIB 已经切好了剖面——一块约 10μm × 5μm 的区域暴露出来。我把样品放进 SEM 腔体，抽真空，打开电子束。屏幕上的图像渐渐清晰——从噪声中浮现出一幅壮观的画面。
最下面是玻璃基板。在玻璃基板之上，是缓冲层——不是一层，而是多层叠在一起。氮化硅、二氧化硅、非晶硅，一层一层叠起来。总厚度不到 1μm。这些层承担着关键任务：阻隔玻璃基板中的金属离子在后续高温工艺中扩散到上面的有源层；改善多晶硅背面的界面质量；某些层的热导系数低，在激光退火时起到保温作用，帮助多晶硅晶粒长大。
在缓冲层之上，是 TFT 的核心结构。我看到多层工艺层叠在一起——有源层、栅极金属层、栅绝缘层、数据线金属层、接触孔、钝化层、平坦化层、阳极层、像素设计层、间隔柱层。每一层都是一个独立的工艺循环：薄膜沉积（CVD 或 PVD）→ 光刻胶涂布 → 曝光 → 显影 → 刻蚀 → 光刻胶剥离 → 清洗。然后是下一层。如此重复十几次。
在 SEM 下，我能看到栅极金属线——浅灰色的条带。栅极和有源层之间，是栅绝缘层——几十纳米厚的介质层，在 SEM 图像里几乎看不出来，但我知道它就在那里，承担着隔离栅极和沟道的全部责任。数据线是金属叠层——三明治结构，厚度比栅极更厚，承载更大的电流。阳极也是金属叠层——既能导电又能反射光。
密集排列的通孔（via）像微型隧道一样，连接着不同层的金属走线。每一个通孔的直径只有几微米，但里面穿过的金属线要承受几百毫安的电流。多层金属互连和绝缘层层层叠加——越往上金属线越宽（上层金属承载更大的电流和更长的跨面板距离），间距也越大。
这是一个立体的、有纵深感的微型结构。我看到的是电路图如何在基板上一层层长起来——不是印刷，不是组装，而是原子级别的沉积、刻蚀、再沉积。每一层薄膜的厚度精确到 Å（0.1nm），每一条金属线的宽度精确到 μm。成千上万个 TFT 排列在一片玻璃基板上，每一个 TFT 的栅极、源极、漏极都对齐在微米级别的精度内。
如果你从来没有在显微镜下看过 TFT 面板的剖面——你很难真正理解什么叫"精密制造"。
刻蚀——等离子体"挖坑"
光刻胶形成了图案之后，下一步是把图案转移到基板表面。这步叫刻蚀。
我在面板厂见过刻蚀工艺。湿法刻蚀用化学溶液溶解材料——但湿法刻蚀是各向同性的，在各个方向上刻蚀速率差不多。也就是说，它不但往下挖，也往侧面挖。对于微米级的器件，侧面刻蚀的误差可以容忍。但对于更精细的线宽——侧向刻蚀会把线宽吃掉一大截，图案报废。
所以关键尺寸的刻蚀用干法刻蚀（等离子体刻蚀，也称反应离子刻蚀 RIE）。
干法刻蚀的工作原理：在真空腔体中通入反应气体，施加射频电场激发等离子体。等离子体中的活性自由基化学侵蚀没有被光刻胶保护的表面。同时，等离子体中的正离子在电场作用下垂直轰击基板表面——这个物理轰击使得底面的刻蚀速率远高于侧面。所以干法刻蚀是各向异性的——纵向挖得快，横向几乎不动。
刻蚀的另一个关键是选择性（selectivity）——刻蚀速率之比。理想情况下，刻蚀剂只刻蚀目标材料，不刻蚀光刻胶或硬掩模。但现实中不可能。选择性有一定范围——意即每刻蚀一定深度，光刻胶也会被削掉一部分。如果刻蚀深度较大，光刻胶必须有足够的厚度撑完全程——否则光刻胶被吃光后，下面的区域就要遭殃了。
在芯片制造中（这是行业知识，不是面板厂亲身经历），刻蚀的精度要求更高。芯片的线宽是纳米级别，需要更精确的等离子体密度和离子能量控制。某些特殊工艺（如MEMS器件、3D NAND闪存）需要极高深宽比的刻蚀——沟槽深度远大于宽度。这需要特殊的工艺循环（如博世工艺，交替进行刻蚀和沉积）。但面板制造不需要这种极端的深宽比。
沉积——一层一层地"盖"
半导体制造中需要在基板表面反复添加新材料层。晶体管栅极的介质层、金属走线、层间的绝缘层——这些都需要沉积工艺。
CVD——化学气相沉积
化学气相沉积（CVD）是把气态前驱物通入反应腔，在基板表面发生化学反应，沉积固态薄膜。CVD 可以沉积多种材料：二氧化硅、氮化硅、多晶硅等。
我在面板厂见过 PECVD（等离子体增强 CVD）设备。气体通过 shower head（气体喷淋头）进入腔体。射频电场激发等离子体，把气体分子分解成活性自由基。自由基在腔体中扩散，到达基板表面，化学吸附并沉积成薄膜。
薄膜成膜的物理过程：
- 气体进入反应室
- 射频输入，形成电场，分解反应物，生成活性自由基
- 自由基扩散至基板表面
- 自由基在基板表面发生反应，先成核，形成岛状物
- 岛状物继续生长，合并并形成连续薄膜
- 气体副产物从基板表面脱附
- 气体副产物通过泵抽出
这七个步骤在几秒钟内完成。每一次成膜都是一场原子级别的"岛屿合并"游戏——从离散的核到连续的薄膜，从气态自由基到固态薄膜。薄膜就是这样"长"出来的。
等离子体的作用是什么？在普通 CVD 中，化学反应全靠高温提供能量。但高温会改变已经做好的掺杂分布——杂质原子在高温下会扩散，导致器件特性退化。PECVD 用射频电场提供的等离子体能量替代热能——在较低温度下就能驱动反应。
CVD 腔体里的"shower head"（气体喷淋头）设计至关重要。它是一个布满小孔的面板，气体从小孔均匀喷射在基板表面。如果气体分布不均匀——某个区域沉积得快，某个区域慢——薄膜厚度就不均匀，后续的工艺就会不均匀……一个环节的不均匀会在后续几十道工序中逐级放大，最终变成良率损失。
PVD——物理气相沉积（溅射）
物理气相沉积（PVD，也称 sputtering）物理原理完全不同。它不是化学反应的产物——而是物理过程。
我在面板厂见过 PVD 设备。在一个高真空腔体里，把要做成薄膜的金属做成一块靶材（target）。腔体内通入氩气（Ar），施加高电压，把氩气激发成等离子体。氩离子（Ar⁺）在电场加速下，以几百电子伏特的能量轰击靶材表面——像用原子级的"炮弹"射击靶材。靶材表面的金属原子被"打"出来（溅射出来），然后沉积到对面的基板上，形成薄膜。
这个过程叫做辉光放电（Glow Discharge）——一种自维持的低压气体放电现象。氩离子在电场中被加速，轰击靶材（阴极）；靶材表面的原子获得能量后飞出，沉积到基板（阳极）上。
溅射成膜的四个步骤：
- 辉光放电，Ar⁺产生：在高真空条件下，Ar 氛中施加直流电场，发生辉光放电，产生 Ar⁺等离子体。
- Ar⁺轰击靶材表面：Ar⁺在电场加速下，以几百电子伏特的能量轰击靶材表面。
- 靶材原子获得能量飞出：靶材内的原子被撞击后获得动能，脱离靶材表面，飞向对面的基板。
- 靶材原子附着在基板上：飞出的靶材原子到达基板表面，化学吸附并形成薄膜。
PVD 最精妙的设计之一是磁控管（magnetron）。在靶材背面放置永磁体阵列，形成一个环形磁场。磁场将电子束缚在靶材表面附近的闭合轨道中——电子在磁场中做螺旋运动，增加了与氩原子的碰撞概率，大幅提升了等离子体密度和溅射速率。
在芯片制造中（这是行业知识，不是面板厂亲身经历），还有另一种沉积工艺：原子层沉积（ALD）。ALD 的核心特征是自限制表面反应——每次只沉积一个原子层的厚度。一个循环结束后，薄膜厚度增加约 1Å（0.1nm）。想要一定厚度的薄膜就要重复多个循环——不需要你控制"什么时候停"，因为它自己会停。ALD 用于某些需要原子级别厚度控制的场合（如芯片的栅介质层）。面板制造一般不需要这种极端的厚度控制精度。
一粒尘埃落在掩模版上——重复缺陷的噩梦
这是我亲身经历过的。
我们那时有一批玻璃基板，良率地图上呈现出一个奇怪的图案——几乎每一个面板单元的同一个位置都有 fail。不管单元在基板的哪个位置——中心还是边缘，上面还是下面——fail 位置都一样。
这种"每个面板单元重复"的缺陷分布，通常指向一个源头——掩模版（photomask 或 reticle）。因为在光刻时，掩模版上有一个图案区域（field），步进式光刻机（stepper）把同一个 field 的图案重复投影到基板的每个单元位置上——一个 field 覆盖一个面板单元。如果掩模版上有一个缺陷——一粒灰尘、一个微小的图案缺失——这颗缺陷就会被复制到基板上的每一个面板单元。
每片玻璃基板上有几百到几千个面板单元。一粒灰尘在掩模版上——就是几百到几千个面板单元同时报废。良率直接跳水。
我们停下了那台光刻机，把掩模版送去检查。在掩模版检测设备上，果然发现在 field 的某个位置——大概是一个金属互联层的线端——有一颗微小的颗粒附着。颗粒直径大约 0.5μm。在芯片的尺度上，0.5μm 是巨大的。它刚好挡住了那个区域的光，导致那一条金属线在每一个 die 上都出现了断路。
这颗颗粒是怎么落在掩模版上的？我们回溯了掩模版的使用记录，发现前一天这台光刻机的 Load Port 密封圈（O-ring）有轻微磨损，在传送掩模版时产生了微量碎屑。O-ring 材料是氟橡胶——在真空和紫外辐射下老化，表面产生裂纹。裂纹中微小的橡胶颗粒脱落，被静电吸附到了掩模版上。
换了 O-ring。清洁了掩模版。良率恢复。
这——就是"一粒尘埃毁灭整个电路"的真实版本。不是夸张。不是在吓你。是日常。
离子注入——把杂质原子"撞"进晶格
离子注入的目的：在半导体晶格中有意引入杂质原子，改变半导体的导电类型（P 型或 N 型）和导电浓度。
离子注入机的工作过程：把杂质源电离，用质谱分析器筛选出精确的离子质量——只让目标杂质离子通过，筛掉其他的离子和中性粒子。然后用高压加速这些离子，形成一条高速离子束。离子束撞入基板表面，穿透一定深度，嵌入晶格中。
注入的剂量决定了掺杂浓度，注入的能量决定了掺杂深度。浅掺杂用低能量，深掺杂用高能量。
注入后晶格被轰击得七零八落——注入离子撞断了很多键，原子偏离了晶格位置。所以注入后必须做热退火——在高温下快速热处理，让原子重新排列成完美晶格，同时让杂质原子占据晶格中的替代位置（变成具有电活性的掺杂原子）。
在面板厂（LTPS 工艺），离子注入是形成 TFT 的关键步骤。一片玻璃基板上的 TFT 需要经过多次注入：
沟道掺杂：控制 TFT 的阈值电压。硼离子注入后，阈值电压偏正——需要更大的栅极电压才能形成反型层。
源漏掺杂：形成 NMOS 和 PMOS 的源极和漏极区域。改变半导体的导电类型，形成 PN 结，阻止少数载流子通过。注入后，源极和漏极的接触电阻降低。
轻掺杂漏极（LDD）：在某些 TFT 的源极/漏极和沟道之间形成一层轻掺杂的薄层。这层薄层的电阻较大，能够降低水平方向的电场，抑制"热载流子效应"——载流子在强电场下被加速，获得高能量，破坏氧化层。
多次注入，每次的离子种类、能量、剂量都不同。能量决定注入深度——低能量只穿透几纳米，高能量穿透几十纳米。剂量决定掺杂浓度——沟道掺杂是轻掺杂，源漏掺杂是重掺杂。
每一次注入都是一次"原子霰弹枪射击"——离子以高压加速，撞进晶格。
注入后，必须快速热退火。退火的作用是：修复晶格损伤（注入离子撞断了很多键），让杂质原子占据晶格中的替代位置。如果没有退火——晶格还是混乱的，掺杂原子还在晶格间隙中——TFT 就不能工作。
离子注入的均匀性是关键——束流必须均匀扫描整个基板表面，否则不同位置的器件参数会不同。束流中的静电中和系统也很重要——离子束带正电，打在绝缘的基板表面会积累电荷，可能击穿介质层。
CMP——化学机械抛光
光刻要求基板表面极其平坦——否则焦深不够，同一片基板上不同位置的光刻图案模糊程度不同。做完每一层薄膜沉积后，表面可能不平整。下道光刻没法干净临摹。
CMP（Chemical Mechanical Polishing）负责把表面磨平。
CMP 的装置是一个旋转的抛光垫（pad），基板被压在这个垫上，同时滴入抛光浆料（slurry）。浆料中含有纳米级的磨料和化学活性剂。
化学和机械共同作用：化学剂软化表面，磨料颗粒移除软化层——新的表面露出来后又被化学剂软化。如此循环，表面逐渐平坦。
CMP 的难点是"均匀地磨"很难真正实现。不同图案密度下磨除速率不同——大面积金属图案的区域被磨得比密集线条区域快（凹陷，dishing）。材料之间界面的磨除速率不同（腐蚀，erosion）。CMP 工艺的优化——浆料配方、垫子硬度、下压力、旋转速度——是良率工程师的重大功课。
在芯片制造中（这是行业知识，不是面板厂亲身经历），CMP 用途更广泛：后道金属互联层需要 CMP 把铜线磨平，通孔填充（钨或铜）需要 CMP。芯片的 CMP 要求更极端——平坦度控制到纳米级别的偏差。面板厂的 CMP 相对简单，主要用于某些层的平坦化处理。
在产线里，每一片玻璃基板都是一个月、几百道工序、几百位工程师的心血
我离开产线后，偶尔会想起那些在明黄色灯光下的日子。
一片玻璃基板从进入产线到完成全部工序，大约需要一个月左右。不是连续的一个月——是在不同设备之间等待、传输、加工、检测的一个月。全程经过几百道工序。每一道工序都有专门的设备、专门的工艺工程师、专门的检测步骤。
一片基板上有几百到几千个面板单元。每个单元有上百万到上千万个 TFT。每个 TFT 有栅极、源极、漏极——三个端子。任何一个端子的任何一个参数超出 spec——这颗单元就是废的。任何一道工序的任何一个参数偏离——整片基板、甚至整批玻璃基板都可能报废。
而基板的价值随着工序不断增长。光基板——几十美元。做完 TFT 背板的——几百美元。做完蒸镀和封装的——几千美元。
所以产线里每一个工艺工程师都肩扛着巨大的成本。一个疏忽——一个参数设错了——就是几十万美元的损失。一个工艺漂移没有及时发现——损失就是几百万美元。
我在产线里学到的，不是"高科技"有多酷——而是"control"有多难。把大量原子按你想要的方式排列，允许的偏差很小，而且要在一片玻璃基板上、以每小时几十片的产率、以高良率连续不断地复制——这不是"高科技"。这是"最高科技"。
这是地球上最复杂的人造系统之一。而它只是给汽车 ECU 提供核心部件的一个环节。
本篇小结
今天我们做了一件事：从一个良率工程师的视角，走完了半导体制造的核心工艺——光刻、刻蚀、沉积、离子注入、CMP。这些工艺在面板厂和芯片厂都用到，原理相似但尺度不同。
关键结论：
- 一粒尘埃可以破坏整个电路——这不是修辞，是物理事实：在半导体制造中，一颗灰尘可以覆盖大量电路图案，造成大面积失效。
- 良率是一个涉及几十个设备、几百种化学品、几千个参数的系统性问题：任何一个微小环节的微小偏差，都可能在几十道工序后变成灾难性的良率损失。
- 在产线里，每一片基板都是一个月、几百道工序、几百位工程师的心血：把大量原子按你想要的方式排列，允许的偏差很小，而且要在一片基板上、以较高的产率、以高良率连续不断地复制——这是地球上最复杂的人造系统之一。
下一节，车规芯片和消费芯片——从设计思路到测试要求，它们是完全不同的两个物种。
【下集预告】
通用芯片这么精密——但汽车需要的不只是精细。还需要可靠。-40°C 冷启动、15 年供货保证、1000 小时高温老化、< 1 DPPM 的缺陷率。消费芯片可以容忍的——车规芯片不能。
车规芯片和消费芯片，从设计思路到测试要求，是两个物种。下一节，我们从产线的良率办公室，走进车规认证的残酷世界。
