毫米波ESD保护设计：变压器嵌入式SCR实现宽带低损耗防护-平芜编程栈

1. 毫米波ESD保护的挑战与设计思路

在毫米波频段做静电放电（ESD）保护，这事儿听起来就挺“拧巴”的。一方面，你的射频电路，比如低噪声放大器（LNA）或者功率放大器（PA），对性能指标锱铢必较，插入损耗（S21）差个零点几个dB，噪声系数可能就上去了；另一方面，ESD保护器件又是个“必要之恶”，不加不行，加了又怕它“捣乱”。传统思路里，ESD保护器件，无论是二极管、栅极接地NMOS（GGNMOS）还是硅控整流器（SCR），其核心的PN结在提供泄放路径的同时，也带来了一个几乎无法避免的“副产品”——寄生电容。这个电容在低频下可能影响不大，但一到毫米波频段，比如28GHz、39GHz甚至更高，它就成了信号通路上一个显著的容性负载，直接导致信号反射（S11恶化）和能量损耗（S21下降）。

所以，毫米波ESD设计的核心矛盾就变成了：如何在保证足够ESD泄放能力（高鲁棒性、快开启）的前提下，最大限度地降低保护器件对高频信号通路的影响？业界常见的思路是“补偿”或“隔离”。比如LC谐振法，用电感去补偿寄生电容，在特定频点形成高阻抗，让信号“看不见”这个ESD器件。但这种方法带宽通常很窄，就像一个调得很准的滤波器，只能保护一个很窄的频点，对于宽带应用（比如覆盖整个n257/n260/n261频段）就力不从心了。再比如T-coil结构，理论上能实现超宽带，但对工艺偏差极其敏感，仿真和实测往往差距很大，量产一致性是个大问题。

我这次要拆解的这篇工作，提出了一种非常巧妙的思路：将变压器直接“编织”进一个改进型的硅控整流器（Direct-Connected SCR， DCSCR）内部，形成一个变压器嵌入式DCSCR（TDCSCR）。它不再试图把ESD器件“藏”起来，而是通过精心设计的变压器与器件寄生电容产生谐振，在目标频段内主动为ESD器件创造一个高阻抗状态。同时，它做了一个更大胆的布局创新：把有源器件（DCSCR）直接放在了螺旋电感的下方。这听起来有点违反直觉，因为电感下方通常要铺“地屏蔽层”来防止能量泄露到损耗大的硅衬底里。但作者用了一种“浮空屏蔽”技术，既控制了衬底损耗，又腾出了宝贵的芯片面积。最终实现的效果很惊艳：在40nm CMOS工艺下，达到了27.5-50 GHz的超宽保护带宽，2.55 kV的人体模型（HBM）防护等级，开启时间仅0.65纳秒，而面积只有88.2微米见方。下面，我就结合自己的工程经验，把这个设计的门道掰开揉碎了讲清楚。

2. 核心器件：从传统SCR到Transformer-Embedded DCSCR

要理解这个新结构，我们得先看看它的“前世今生”。硅控整流器（SCR）是ESD保护里的“重装坦克”，它的核心是一个PNPN四层结构，通过正反馈机制（通俗讲就是“一触即发，雪崩导通”），能在瞬间泄放非常大的电流，所以ESD鲁棒性（通常用二次击穿电流It2衡量）非常高。但传统SCR有个毛病：触发电压太高。对于现在核心电压只有1V左右的先进工艺芯片，一个触发电压要十几伏的SCR，还没等它反应过来，内部娇贵的栅氧可能已经被打穿了。

2.1 DCSCR：低触发电压的改良

于是就有了各种低电压触发SCR（LVTSCR）。其中，直接连接硅控整流器（DCSCR）是一种非常有效的结构。它把SCR内部的N-Well和P-Well用金属线直接短接起来。这样一搞，从阳极到阴极，就形成了两条并联的路径：

SCR主路径：P+/N-Well/P-Well/N+，这是传统的、高鲁棒性的SCR通路。
二极管触发路径：由于N-Well和P-Well被短接，实际上构成了P+/N-Well（二极管）和P-Well/N+（二极管）背靠背串联的结构。这条路径的触发电压就是两个二极管的正向导通压降之和，在CMOS工艺里大概就是1.4V左右（0.7V+0.7V）。

当ESD事件来临，电压快速上升时，这条低电压的二极管路径会先导通，泄放初始电流。这个电流流经P-Well和N-Well时，会产生足够的压降，从而“点燃”旁边的PNP和NPN晶体管（它们本身就构成了SCR的四层结构），引发正反馈，使SCR主路径迅速完全开启，承担起泄放大电流的重任。这样一来，DCSCR就同时获得了低触发电压和高ESD鲁棒性这两个优点，而且它的回滞（Snapback）现象比传统SCR更温和，过冲电压（Overshoot Voltage）也更低，对保护高速IO非常友好。

2.2 嵌入变压器：从“堵”到“疏”的带宽革命

然而，DCSCR再好，它的寄生电容（主要是P+/N-Well结电容和N-Well/P-Well结电容）依然存在。在毫米波频段，这个电容就像一个漏水的洞，会无情地分流你的射频信号能量。前面提到的LC谐振补偿，思路是加一个电感，和这个电容在某个频点谐振，形成高阻抗，把“洞”暂时堵上。但问题是，这个“堵”的动作只能在一个频点附近效果最好，带宽有限。

TDCSCR的思路则更高级。它不是在DCSCR外面加一个独立的电感，而是把一个变压器的两个线圈，巧妙地嵌入到DCSCR的物理布局中。具体来看（参考论文中的等效电路图）：

变压器初级线圈（L1）：串联在阳极和DCSCR的P+注入区之间。
变压器次级线圈（L2）：它替代了原来DCSCR中直接短接N-Well和P-Well的那根金属线。也就是说，原来直接连接的地方，现在改成了一个电感L2。
寄生电容：DCSCR固有的寄生电容，这里主要建模为C1（阳极对中间节点）、C2（中间节点对阴极）和C3（与C1相关的另一部分电容）。

这个结构妙在哪里？它构成了一个复杂的谐振网络。通过推导（论文中给出了阻抗公式），这个网络的阻抗Z(ω)在某个频率范围内会变得非常大。简单理解就是，在这个频段内，射频信号“看进去”的TDCSCR像一个开路，信号几乎全部从主通路走，损耗极小。而这个高阻抗频带的宽度，关键取决于变压器的耦合系数k。k越大，变压器两个线圈之间的能量交换越高效，公式中阻抗分子上的两个“零点”（即让阻抗趋于无穷大的频率点）就分得越开，从而拉宽了高阻抗的频带。这就实现了从窄带“点频”保护到宽带“频段”保护的跨越。

实操心得：耦合系数k的权衡在物理设计时，想要提高变压器耦合系数k，通常需要让两个螺旋电感靠得非常近，甚至采用交错、堆叠的结构。但这会引入两个问题：一是互耦太强可能影响电感本身的Q值；二是线圈之间的寄生电容会增大，这可能在高频产生不希望的谐振模式。在版图设计时，需要用电磁场仿真工具（如EMX、HFSS）反复迭代，在带宽（k值）、电感Q值、以及最终的面积之间找到一个最优解。论文中选择L1=480 pH， L2=160 pH，这个比例也是经过优化，以在目标频段（30-40 GHz附近）获得最宽平坦的高阻抗响应。

2.3 浮空屏蔽与立体集成：面积节省的魔法

毫米波电感通常需要在其正下方的所有金属层和硅层上制作一个实心的“地屏蔽层”（通常从M1到AA层），目的是阻止电磁场穿透到有损的硅衬底，从而保持电感的高Q值。但这个实心屏蔽层也彻底“封印”了电感下方的区域，无法再放置任何有源器件。

TDCSCR的另一个创新点在于，它把DCSCR的有源区（AA）和底层金属（M1， M2）直接放置在了毫米波电感的下方。这是怎么做到的呢？它把传统的实心接地屏蔽层，替换成了一个**“浮空”的、马蹄形（horseshoe-shaped）的M3金属屏蔽**。

“浮空”：意味着这个屏蔽层不接到固定的地或电源，它本身是电学悬浮的。这削弱了它对地之间的电容，减少了对电感性能的影响。
“马蹄形”：这是一个关键的形状设计。一个完整的实心金属片在变化的磁场下会感应出涡流，导致额外的损耗。马蹄形（或者说开缝的）设计打断了涡流的环路，显著降低了这部分损耗。
腾出空间：由于这个浮空屏蔽只用到了M3层，那么它下面的M1、M2、AA（有源区）和它上面的再布线层就都被释放出来了。DCSCR的扩散区和金属连线就可以巧妙地布局在这些层上，与上方的电感实现三维堆叠。

这个设计在面积上的收益是巨大的。在毫米波芯片里，无源器件（尤其是电感）是绝对的“面积大户”。现在能把有源ESD保护器件“塞”到电感肚子下面，几乎不额外占面积，这对于成本敏感的消费电子芯片来说，吸引力是致命的。

注意事项：电磁兼容与串扰把高速开关的ESD器件放在敏感的无源电感下面，必须严格评估串扰问题。虽然ESD在正常工作时是关闭的，但在其触发和泄放的纳秒级时间内，会有很大的瞬态电流和电压变化。需要通过充分的仿真，确保这个瞬态过程不会通过衬底耦合或电磁场耦合，对上方电感的工作点或噪声性能产生可观测的影响。在版图上，要做好隔离，比如增加保护环（Guard Ring），并将浮空屏蔽合理接地（通过高频扼流圈或大电阻在直流和低频下接地，以提供静电泄放路径）。

3. 设计实现与工艺考量

纸上谈兵终觉浅，我们接下来看看要把这个TDCSCR做出来，在设计和工艺层面需要关注哪些实实在在的细节。

3.1 关键参数设计与仿真流程

设计起点是明确的性能指标：比如，目标保护频带是28GHz和39GHz的5G频段，HBM等级要求大于2kV，开启时间要小于1ns。基于这些指标，我们可以倒推设计参数：

DCSCR尺寸（Width）：这直接决定了ESD泄放能力。宽度越大，It2越高，但寄生电容C1、C2、C3也越大。需要根据工艺设计套件（PDK）中提供的单位宽度SCR的It2数据和结电容数据，进行折衷。论文中选择了54µm的宽度，这是一个在保证足够鲁棒性（最终It2=1.7A）的同时，控制电容值的权衡结果。根据PDK，他们提取出C1=C3=71 fF， C2=200 fF。
变压器电感值（L1， L2）与耦合系数（k）：这是实现宽带匹配的核心。目标是在所需频段内，让TDCSCR的输入阻抗尽可能高。这个过程需要迭代：
- 初始估算：可以先将DCSCR的寄生电容视为一个负载，根据目标中心频率（例如35GHz），利用谐振公式f = 1/(2π√(LC))粗略估算所需的电感值。但这只是一个起点，因为实际网络更复杂。
- 协同仿真：必须启动“电路-电磁”协同仿真。在电路仿真器（如Spectre）中搭建TDCSCR的等效电路模型，同时将电感L1、L2以及浮空屏蔽的版图导入电磁仿真器（如EMX）。通过电磁仿真得到包含所有寄生效应（包括线圈电阻、衬底损耗、屏蔽层效应）的精确S参数模型，再代入电路进行仿真。
- 优化：以|S21| > -2 dB和|S11| < -10 dB在目标频带内作为优化目标，对电感形状、圈数、线宽、线间距（影响k值）以及它们与DCSCR的相对位置进行参数扫描和优化。论文中最终确定的L1=480 pH， L2=160 pH，就是这样一个迭代优化的结果。
浮空屏蔽设计：马蹄形M3屏蔽的尺寸、开口宽度需要仔细优化。开口太窄，屏蔽涡流损耗的效果差；开口太宽，对电感的屏蔽效果又会下降，导致Q值降低。需要通过电磁仿真，观察在不同开口尺寸下，电感本身的Q值和谐振频率的变化，选择一个对电感性能影响最小（通常要求Q值下降不超过10%-20%）的设计。

3.2 版图布局的魔鬼细节

这个设计的版图是成败的关键，它高度集成，牵一发而动全身。

DCSCR布局：54µm宽度的DCSCR通常会被设计成“指状”结构（多叉指并联），以优化电流分布和开启均匀性。需要确保P+和N+注入区、接触孔、金属连接线的设计符合设计规则检查（DRC），并且能够承载大电流（金属线宽度要足够）。
变压器与DCSCR的连接：变压器初级线圈L1的一端连接射频IO焊盘（阳极），另一端必须通过最短、最宽的金属路径连接到DCSCR的P+区，以减少寄生电阻，这对快速开启和降低导通电阻至关重要。次级线圈L2连接DCSCR的N-Well和P-Well，它的金属走线也需要足够宽。
浮空屏蔽的绘制与连接：M3层的马蹄形屏蔽图形需要精确绘制。虽然它直流浮空，但为了泄放可能积累的静电，通常会在芯片的角落通过一个非常大的电阻（例如几十千欧姆）或一个反向偏置的二极管连接到地。这个连接路径的RC常数要很大，确保在射频频率下它是开路的，不影响屏蔽性能。
隔离与保护：在DCSCR有源区周围，必须绘制完整的N-Well和P+衬底接触保护环，并将其良好接地。这有两个作用：一是收集ESD事件时注入衬底的少数载流子，防止闩锁效应（Latch-up）；二是为瞬态大电流提供一个低阻抗的返回路径。

3.3 工艺角（Corner）与蒙特卡洛（Monte Carlo）分析

对于毫米波设计，工艺波动的影响会被频率放大，必须进行严谨的变异分析。

工艺角仿真：需要在典型的CMOS工艺角（TT， FF， SS， FS， SF）下，分别仿真TDCSCR的S参数和TLP/VF-TLP特性。重点关注在FF（快快）角下，晶体管开启电压降低，是否会导致DCSCR的触发电压Vt1过低，以至于接近甚至低于正常工作的电源电压，造成误开启？在SS（慢慢）角下，寄生电阻增大，是否会导致ESD泄放能力（It2）下降？以及在所有工艺角下，|S21| > -2 dB的带宽是否都能得到保证？
蒙特卡洛分析：针对寄生电容（C1， C2， C3）和电感值（L1， L2， k）进行蒙特卡洛仿真，模拟工艺波动（如氧化层厚度、注入浓度、金属厚度与间距的随机变化）对性能的影响。这能给出性能参数（如中心频率、带宽下限）的统计分布，比如|S21|在3σ波动下是否依然能满足指标。对于如此紧密耦合的集成设计，这一步是确保量产良率的关键。

4. 测试验证与性能深度解析

设计做得再漂亮，流片回来测试才是见真章的时候。论文中给出的测试数据很全面，我们结合工程实际来解读一下。

4.1 ESD性能测试：TLP与VF-TLP

传输线脉冲测试：这是评估ESD鲁棒性的金标准。论文中采用100ns脉宽、10ns上升时间的TLP脉冲进行测试。得到的I-V曲线显示，触发电压Vt1约为1.9V，这对于1.1-2.5V的低压IO接口是安全的（有足够的设计余量）。触发后有一个轻微的回滞到1.5V，这比传统SCR剧烈的回滞要温和得多，有利于保护对过冲敏感的器件。二次击穿电流It2达到了1.7A，换算成HBM等级就是It2 * 1500 Ω ≈ 2550V，超过了2kV的常规要求，鲁棒性优秀。在0.5V偏压下的漏电流小于6 nA（多数点在2 nA以下），这个静态功耗几乎可以忽略不计，对于电池供电设备非常重要。
甚快传输线脉冲测试：这个测试用更短的脉冲（5ns脉宽，100ps上升时间）来模拟充电器件模型（CDM）等更快的事件。测试结果显示It2高达3.15A，说明器件对极快上升沿的ESD事件也有很好的响应能力。瞬态波形显示，在0.5A电流下的过冲电压为7.5V，开启时间为0.65ns。这个开启时间非常关键，它必须比被保护电路内部栅氧的击穿时间更快。0.65ns的表现属于第一梯队，确保了在CDM事件下也能有效保护。

避坑指南：测试中的细节
去嵌入：测量S参数时，探头、焊盘、走线都会引入寄生效应。必须通过测量“开路”、“短路”和“直通”等测试结构，将这些寄生效应从测量数据中“减”去，才能得到器件本身的真实性能。论文中明确提到了使用G-S-G测试结构并进行去嵌入，这是毫米波测试的规范操作。
TLP测试的脉冲完整性：在测试VF-TLP时，要确保测试系统的带宽足够，脉冲上升沿要干净无振荡。不干净的脉冲会干扰对器件真实开启时间和过冲电压的判断。有时需要校准测试夹具，甚至设计专门的片上测试结构来获得更准确的结果。
热失效与It2：It2值本质上反映了器件在ESD脉冲期间的热失效能力。不同的脉冲宽度（如100ns TLP vs 5ns VF-TLP）对应的It2会不同，因为热积累的时间不同。VF-TLP的It2通常比TLP的It2高，因为短脉冲下来不及产生严重的热损伤。对比数据时要注意脉冲条件。

4.2 高频性能测试：S参数

这是衡量对射频电路影响的核心指标。从论文的图5(c)和(d)可以看到：

反射系数：在DC到50GHz的范围内，测得的|S11|都低于-9.4 dB。这意味着在整个频带内，从射频端口看进去的反射都很小，阻抗匹配良好，不会因为严重的反射导致信号源失配或放大器不稳定。
传输系数：|S21|在38.5GHz处达到了-1.27 dB的峰值，并且在27.5 GHz到50 GHz的整个范围内都优于-2 dB。|S21|表征的是插入损耗，-2 dB意味着信号通过这个并联的ESD保护器件时，功率损耗不到37%（10^(-2/10) ≈ 0.63）。对于毫米波电路，尤其是LNA的输入端，这个损耗水平是可以接受的。更重要的是，它实现了超过22.5 GHz的绝对带宽（27.5-50 GHz），相对带宽高达58%，这比传统的窄带LC谐振方案有了质的飞跃。

4.3 综合对比与设计权衡

论文的表格II将TDCSCR与近年来的其他毫米波ESD保护方案进行了全面对比。我们可以从中提炼出一些关键的设计权衡洞察：

带宽 vs. 鲁棒性：这是一个经典权衡。使用3-dB耦合器的方案可以实现超宽带，但其本质是将ESD电流分流，单一路径的泄放能力弱，因此ESD等级通常较低（~1kV HBM）。TDCSCR通过谐振创造高阻抗宽带，同时保留了SCR强大的泄放能力，在两者间取得了很好的平衡。
面积 vs. 性能：传统的分布式传输线ESD方案面积巨大。TDCSCR通过3D堆叠，将面积压缩到了极致（<0.01 mm²），同时性能不打折扣，这是其最大的竞争优势之一。
工艺敏感性：T-coil方案性能对工艺偏差敏感，而基于变压器和寄生电容谐振的方案，其核心频率由LC乘积决定。电容C主要来自PN结，受工艺波动影响；电感L和耦合系数k受金属厚度、间距影响。虽然也有波动，但通过合理的保守设计（如让带宽略宽于指标要求），其量产稳定性通常优于对相位关系要求极其苛刻的T-coil。

5. 工程应用思考与潜在挑战

这个TDCSCR结构无疑为毫米波射频前端的ESD保护提供了一个非常优秀的解决方案。但在实际工程应用中，我们还需要考虑以下几个延伸问题：

5.1 多频带与可调谐性

5G和未来的6G可能涉及多个不连续的毫米波频段。一个固定的谐振网络可能无法覆盖所有频段。一个自然的扩展思路是：能否让这个TDCSCR变得可调谐？例如，将固定电感替换为开关电容阵列或可调电感（虽然CMOS工艺中可调电感实现难度大），通过数字控制码来微调谐振频率，使其能适配不同频段的工作。但这会引入开关的寄生电阻和电容，增加设计的复杂度和插入损耗，需要仔细评估得失。

5.2 与全芯片ESD防护网络的协同

一个芯片的ESD防护是一个系统工程，包括电源钳位、输入/输出保护等。TDCSCR主要用于射频IO保护。它需要与芯片内部的电源钳位网络（如RC触发的Big FET）协调工作。在ESD事件发生时，IO到电源、IO到地、电源到地之间的所有路径都需要有明确的、低阻抗的泄放通道。在设计时，需要确保TDCSCR的开启电压与内部电源钳位的开启电压有正确的时序关系，避免出现“抢电流”或保护盲区。

5.3 长期可靠性与老化

ESD保护器件在生命周期内可能会经历多次静电事件。虽然单次事件可能达不到损坏的级别，但累积效应是否会导致器件性能退化？例如，多次触发是否会使金属互连线产生电迁移，导致导通电阻缓慢增加？或者使硅材料产生缺陷，导致漏电流缓慢增大？对于高可靠性的应用，可能需要进行相关的可靠性测试，如多次TLP冲击测试，来评估其耐久性。

5.4 工艺移植性

这个设计是在40nm CMOS工艺上验证的。如果移植到更先进的节点（如28nm， 16nm，甚至更小），会面临什么挑战？

更薄的栅氧：对ESD过冲电压的容忍度更低，要求保护器件的开启速度更快、过冲更小。TDCSCR的0.65ns开启时间在先进节点下依然有竞争力，但可能需要进一步优化。
更高的寄生电容：先进工艺的结电容密度可能变化，需要重新优化电感值。
不同的金属堆叠：金属层厚度、间距、介质常数都会改变，这会影响螺旋电感的Q值和耦合系数k，需要重新进行电磁仿真和优化。
设计规则更严格：更小的设计规则可能对马蹄形屏蔽的开口最小尺寸、金属线最小间距提出新约束，可能影响最终性能。

尽管如此，TDCSCR的核心思想——利用集成无源器件与有源器件的谐振实现宽带高阻——是具有很强通用性的。只要根据新工艺的PDK重新建模和优化，这个架构完全可以移植到其他工艺节点上。

从我个人的经验来看，这篇工作最大的启发在于它跳出了“ESD保护器件是负担”的固有思维，通过巧妙的电路与版图协同设计，将“负担”转化为了一个能与射频电路“和谐共处”甚至“隐形”的部件。它把面积这个最大的劣势，通过3D集成变成了优势。在实际项目中，借鉴这种思路，我们不仅要看器件的电路原理，更要深入思考如何利用工艺提供的所有维度（垂直堆叠、屏蔽层复用等）来实现系统层面的最优。当然，这种高度集成的设计对仿真验证的精度提出了极高要求，必须建立包含精确寄生参数的仿真流程，并且充分覆盖工艺波动，才能确保流片成功。