pll频率合成器电路 smic40nm工艺 1.vref=40M 2.out_pll=2.4G 3.Icp=100u 4.Kvco=50M 5.bandwidth=200k
今天咱们来搞个实战型的PLL频率合成器设计，用SMIC40nm工艺搓个2.4GHz的时钟。老规矩，先上架构图（假装这里有图）：传统电荷泵锁相环结构，VCO套着分频器转圈圈。
先看分频器这块硬骨头。VREF给的是40MHz晶振，输出要怼到2.4GHz，分频比N=60没跑了。Verilog代码搞个可编程分频器：
module div60( input clk_in, input rst_n, output reg clk_out ); reg [5:0] cnt; always @(posedge clk_in or negedge rst_n) begin if(!rst_n) begin cnt <= 6'd0; clk_out <= 1'b0; end else begin if(cnt == 6'd59) begin cnt <= 6'd0; clk_out <= ~clk_out; end else begin cnt <= cnt + 1'b1; end end end endmodule这代码看着清爽，实际流片可能得加同步电路防亚稳态。高频下计数器每个bit的延时都要抠到ps级，建议用门控时钟优化功耗。
接下来是重头戏VCO设计。Kvco=50M这个参数有点意思，意味着控制电压每变1V，频率漂50MHz。SMIC40nm的电压范围大概在0.9-1.2V，所以调谐范围要卡在这个区间。用Verilog-A建模环形振荡器：
`include "constants.vams" module vco (out, vctrl); output out; voltage out; input vctrl; voltage vctrl; parameter real kvco=50e6; parameter real vmin=0.7, vmax=1.3; real freq, phase; analog begin freq = kvco*(V(vctrl)-vmin) + 1e9; //1GHz基频 phase = 2*`M_PI*idtmod(freq, 0.0, 1.0); V(out) <+ 1.0*sin(phase); end endmodule注意这里用idtmod防相位累积溢出，实际版图要做对称布局消除偶次谐波。测试时记得扫一下Vctrl电压，看看频率线性度是不是达标。
电荷泵的100uA电流设置是门学问，SMIC40的PMOS和NMOS要做到精确匹配得下点功夫。用单位电流镜结构，版图画个dummy管防边缘效应。环路滤波器参数计算掏出经典公式：
import numpy as np Kvco = 50e6 Icp = 100e-6 N = 60 omega = 2*np.pi*200e3 C1 = (Icp*Kvco)/(N*omega**2) R = 2*np.sqrt(N/(Icp*Kvco*C1**2)) print(f"C1={C1:.2e} F, R={R:.2f} Ohm")输出结果大概C1=4.7nF，R=12kΩ左右。不过实际用片上电容的话，这么大的电容得做成MOS电容阵列，注意漏电问题可能影响环路稳定性。
最后来个整体仿真验证，用Verilog-AMS搭个testbench。重点看锁定时间和相位噪声，2.4GHz下1MHz偏移处怎么也得做到-120dBc/Hz以下。如果发现环路震荡，赶紧查电荷泵的电流失配，或者VCO增益是不是飘了。
这方案有个坑点：SMIC40的金属层薄，电感Q值低，做LC VCO可能翻车。稳妥点还是用环形振荡器加校准电路，虽然相位噪声差点，但面积和功耗更友好。各位道友在实际流片时，记得多留几个测试点，鬼知道工艺偏差会闹什么幺蛾子。
