MC68341 DMA控制器：单双地址模式、握手信号与嵌入式系统性能优化-平芜编程栈

1. MC68341 DMA控制器：嵌入式系统的高速数据搬运工

在嵌入式系统开发，尤其是基于MC68340/68341这类经典32位微控制器的项目中，处理高速、大批量的数据搬运任务一直是个核心挑战。想象一下，你的系统需要从串口接收源源不断的传感器数据，或者将采集到的图像数据块快速写入外部存储器，如果每字节数据都让CPU通过指令来读取、搬运、再写入，CPU的算力将被大量消耗在简单的“搬运”工作上，系统整体性能会大打折扣。这时候，DMA（直接内存访问）控制器就扮演了“专职搬运工”的角色，它能接管总线的控制权，在内存与外部设备之间，或者内存的不同区域之间，直接、高速地搬运数据，而CPU在此期间可以继续执行其他任务，或者进入低功耗模式。MC68341集成的这个双通道DMA模块，功能相当强大和灵活，我当年在工控和通信设备上没少跟它打交道。今天，我就结合手册和实际调试经验，把这个模块的里里外外、特别是容易让人困惑的单/双地址模式以及握手信号时序，掰开揉碎了讲清楚，希望能帮你避开我当年踩过的那些坑。

2. 模块架构与核心特性解析

MC68341的DMA模块并非一个独立的芯片，而是集成在芯片内部的一个功能单元。它的设计目标非常明确：高效、灵活地管理数据流，最大化总线利用率，同时最小化CPU的干预开销。理解它的整体架构是正确使用它的第一步。

2.1 双通道独立性与总线仲裁机制

模块提供了两个完全独立的DMA通道（Channel 1和Channel 2）。这里的“独立”指的是每个通道都有自己全套的寄存器组（包括源地址、目的地址、传输计数器、控制寄存器等），可以独立配置传输任务。例如，你可以让通道1负责从ADC读取数据到内存，同时让通道2负责将处理好的数据从内存发送到DAC，两者并行不悖。

但是，有一个关键限制必须牢记：虽然两个通道逻辑上独立，但它们共享同一条系统总线。因此，在任何时刻，只能有一个通道作为总线主设备（Bus Master）占用总线进行数据传输。模块内部有一个仲裁器来处理两个通道对总线的请求。当两个通道同时有传输请求时，仲裁器根据固定的优先级（通常是通道1优先级高于通道2）来裁决哪个通道先获得总线使用权。高优先级通道完成当前传输（可能是一个数据块）后，总线才会释放给另一个通道。这意味着，在极端情况下，低优先级通道的传输可能会被高优先级通道长时间“阻塞”，在设计实时性要求高的系统时，需要仔细规划通道的优先级和传输块大小。

2.2 核心功能特性详解

手册里列举的特性列表是功能的总览，我们结合实践来解读其深意：

32位地址与数据能力：这意味着DMA可以访问整个4GB的物理地址空间（A31-A0），并且支持以字节（8位）、字（16位）或长字（32位）为单位进行传输。这为处理不同位宽的外设和内存对齐提供了极大的灵活性。
四个32位地址指针：每个通道有两个地址寄存器：源地址寄存器（SAR）和目的地址寄存器（DAR）。它们都可以配置为在每次传输后自动递增（+1， +2， +4）或保持不变。“保持不变”这个特性非常有用。例如，当你需要将一片内存区域的数据逐个发送到同一个外设数据寄存器（如UART的发送寄存器）时，可以将DAR设置为该寄存器的固定地址，并配置为不递增；而SAR设置为内存缓冲区起始地址并递增。这样就实现了内存到固定外设的流式传输。
操作数打包与解包：这是双地址模式下的一个高级功能。它允许源和目的的数据端口宽度不同。例如，源设备（如一个8位ADC）每次提供一个字节数据，而目的地址是32位对齐的内存。DMA可以在内部的数据保持寄存器（DHR）中累积4个字节的ADC数据，然后一次性以32位长字的形式写入内存。这个过程叫“打包”。反之，从32位内存读取数据，然后拆分成多个字节发送给8位DAC，就是“解包”。这个功能极大地简化了软件负担，否则你需要用CPU指令来手动进行数据宽度转换和重组。
支持所有总线终止模式：MC68341的总线支持多种终止信号（如DTACK， BERR等）。DMA模块能够正确响应这些信号，确保与不同速度的内存或外设可靠协作。
可编程中断屏蔽级别：这是一个用于协调DMA与CPU中断服务程序（ISR）的巧妙设计。每个DMA通道可以设置一个中断服务屏蔽（ISM）级别。当CPU正在处理某个中断，且该中断的优先级高于DMA通道设置的ISM时，DMA通道会自动暂停其活动。这保证了高优先级、时间关键的中断服务不会被DMA持续占用总线而延迟。等CPU处理完高优先级中断，DMA会自动恢复。这个特性是构建确定性实时系统的关键。

3. 握手信号：与外部设备对话的语言

DMA控制器要与外部设备（如ADC、DAC、FIFO、另一个处理器）协同工作，必须有一套清晰的“握手”协议。MC68341为每个通道提供了三组关键的握手信号：DREQx， DACKx， DONEx（x为1或2）。理解它们的角色和时序，是调试DMA传输问题的核心。

3.1 信号定义与电气特性

DREQx (DMA Request)：输入信号，低电平有效。这是外设向DMA发出的“我有数据要传/我准备好接收数据”的请求。它是整个传输过程的发起者。根据模式不同（突发或周期窃取），DMA对其采样方式不同（电平敏感或边沿敏感）。
DACKx (DMA Acknowledge)：输出信号，低电平有效。这是DMA对外设DREQ的响应，意思是“你的请求我收到了，现在总线归我管，传输马上开始”。在传输周期中，DACKx会在适当的时刻被置低，告知外设可以放置数据到总线（写周期）或从总线读取数据（读周期）。它是DMA接管总线并开始寻址外设的标志。
DONEx (DMA Done)：双向信号，低电平有效。这是一个多功能信号。
- 作为DMA输出：在外部请求模式下，当DMA完成最后一次传输（即字节计数器BTC减到0）时，会主动置低DONEx，通知外设“整个数据块传输完毕了”。这对于需要知道传输结束以进行后续处理的外设非常有用。
- 作为外设输入：在任何模式下，外设都可以在传输过程中（在某个读或写周期内）主动置低DONEx。这相当于告诉DMA：“下一个传输将是我请求的最后一次”。DMA会在完成当前传输后，再执行一次外设指示的“最后一次”传输，然后停止。这给了外设更灵活的控制能力，例如在传输数据量不确定时，可以由外设来决定何时结束。
- 重要硬件连接提示：手册特别强调，即使你只使用内部请求模式（不需要外设发起请求），DONEx引脚外部也必须接一个上拉电阻。这是因为该引脚内部可能是开漏输出，如果不接上拉，电平不确定会导致不可预知的行为。这是我早期调试时忽略导致系统不稳定的一个经典坑点。

3.2 信号时序与模式深度解析

握手信号的时序与DMA的工作模式紧密耦合。手册中的时序图是金科玉律，但我们需要理解其背后的逻辑。

在突发模式下：

DREQ是电平敏感的。外设需要保持DREQ为低电平来持续请求传输。
当DMA响应并开始一次传输时，会断言DACK。为了能让DMA识别出“下一次”传输请求，外设必须确保在DACK为低期间，DREQ也保持为低，并且满足建立和保持时间要求。如果DREQ在DACK变低前就撤销了，DMA会认为请求已结束，并在完成当前传输后释放总线。
这种模式下，只要外设保持请求，DMA就会尽可能快地连续传输数据，直到计数器用完或外设撤销请求，从而实现高带宽的“突发”传输。适用于需要连续高速数据流的外设，如视频采集或DMA到内存的块传输。

在周期窃取模式下：

DREQ是下降沿敏感的。外设需要产生一个至少持续两个时钟周期的低电平脉冲来请求一次传输。
DMA在检测到DREQ的下降沿后，会仲裁总线、执行一次传输（单地址模式）或一对读/写操作（双地址模式），然后释放总线。
如果外设在DMA对上一次请求的DACK信号仍为低时（即DMA还在处理上一次传输），就发出了新的DREQ脉冲，DMA会“记住”这个请求，并在完成当前传输后，不释放总线，直接开始下一次传输。这可以稍微提高效率。
如果外设在DACK变高后才发出新的脉冲，那么DMA需要重新仲裁总线，可能会有额外的延迟。这种模式适用于那些数据就绪间隔不规则，或者不希望长时间独占总线的外设，比如低速的串口。

实操心得：模式选择与系统性能选择突发模式还是周期窃取模式，不仅仅是外设特性的问题，更是系统总线负载均衡的问题。在早期的一个多主设备系统中，我曾为一个高速ADC配置了突发模式DMA。当ADC持续工作时，DMA几乎占满了总线带宽，导致另一个低速串口的DMA传输被严重延迟，甚至CPU响应中断都变慢。后来将ADC的DMA改为周期窃取模式，并合理设置其每次触发传输的数据量，虽然ADC的瞬时吞吐率略有下降，但系统整体响应性和多任务协调性大大改善。记住，DMA是提升系统性能的工具，但滥用或配置不当，它也可能成为系统实时性的杀手。

4. 单地址与双地址传输模式抉择

这是MC68341 DMA最核心的两个工作模式，它们的根本区别在于数据路径和总线占用方式。

4.1 单地址模式：外设与内存的直接对话

核心思想：在单地址模式下，DMA控制器只提供地址和控制信号，数据直接在外部设备和内存之间流动，不经过DMA内部的数据保持寄存器（DHR）。整个传输在一个总线周期内完成。

工作原理：

外设通过DREQ发起请求。
DMA获得总线控制权，根据配置（由CCR中的ECO位决定）输出内存的地址（来自SAR或DAR）以及读/写控制信号。
如果是单地址读（ECO=1，源设备请求），DMA执行一个内存读周期。内存将数据放到数据总线上，外设直接从总线上捕获该数据。DMA的握手信号（DACK， DONE）在本次读周期中有效。
如果是单地址写（ECO=0，目的设备请求），DMA执行一个内存写周期。外设将数据放到数据总线上，由DMA控制将数据写入指定内存地址。握手信号在本次写周期中有效。

关键限制与适用场景：

仅支持外部请求：单地址模式不能由DMA内部定时触发，必须由外设的DREQ信号启动。
数据端口宽度必须匹配：由于数据直接在外设和内存间传输，外设的数据端口宽度必须与CCR中设置的传输大小（SSIZE/DSIZE）完全一致。无法进行打包/解包操作。
片上外设不支持：手册明确指出，MC68341的片上外设（如串行模块）不支持单地址模式。这主要是因为片上外设与DMA、内存之间的数据路径是经过内部总线，而非外部引脚，单地址模式的直接路径不适用。
适用场景：适用于那些具有“三态”数据总线接口、能够作为总线从设备进行读/写操作的外部智能设备。例如，与另一个处理器通过共享内存进行通信，或者与一个具有总线接口的专用ASIC通信。在这种模式下，外设需要具备在DMA控制下正确驱动或读取数据总线的能力。

4.2 双地址模式：DMA作为数据中转站

核心思想：在双地址模式下，DMA作为主动的中间人。每次传输包含两个不可分割的总线周期：先从一个地方（源）读取数据到内部的DHR，再把DHR中的数据写入另一个地方（目的）。数据流是：源 -> DHR -> 目的。

工作原理：

请求产生（内部或外部）。
源读周期：DMA作为总线主，从源地址（SAR指定）读取数据，存入内部的DHR。
目的写周期：DMA继续作为总线主，将DHR中的数据写入目的地址（DAR指定）。
完成一次“操作数”传输。SAR/DAR根据配置递增，BTC递减。

巨大优势：

支持内部请求：可以配置为按设定带宽自动传输，无需外设触发，适合内存到内存的拷贝。
支持打包/解包：因为数据在DHR中暂存，所以可以方便地进行不同数据宽度的转换。这是最常用的功能之一。
通用性强：几乎适用于所有场景，特别是与片上外设（如UART， SPI）配合。数据从外设数据寄存器读到DHR，再从DHR写到内存（接收），或反向（发送）。

性能考量：

总线占用时间长：一次传输需要两个总线周期，理论上最大带宽是单地址模式的一半（假设总线周期时间相同）。
适用于大多数外设：尤其是那些只有简单数据寄存器、不具备直接驱动系统总线能力的外设。DMA负责了所有的地址生成、总线控制和数据搬运工作。

模式选择决策流程图：在实际项目中，我通常用以下逻辑来决定模式：

通信对象是片上外设吗？是 -> 只能用双地址模式。
需要数据打包/解包（宽度转换）吗？是 -> 只能用双地址模式。
外设是具备总线接口的智能设备吗？（如FPGA、CPLD、另一颗CPU） -> 可以考虑单地址模式以获得更高带宽。
追求极致的传输效率且外设支持？-> 评估单地址模式。
其他所有情况，或不确定-> 默认使用双地址模式，它更通用、更安全。

5. 寄存器配置与实战编程指南

理解了原理，最终要落到代码上。MC68341的DMA通道通过一组内存映射的寄存器来控制。编程的核心就是正确初始化这些寄存器。下面我以一个典型的“从UART接收数据到内存缓冲区”为例，详解配置步骤和注意事项。

5.1 关键寄存器功能速查

每个通道都有以下寄存器（地址偏移不同）：

SAR (Source Address Register)：源地址。对于UART接收，这就是UART接收数据寄存器的地址。
DAR (Destination Address Register)：目的地址。这就是内存中缓冲区的起始地址。
BTC (Byte Transfer Count Register)：要传输的总字节数。写入后，每成功传输一个操作数（可能是1、2、4字节），该寄存器减去相应的值。减到0时，传输完成，CSR中的DONE位置位。
CCR (Channel Control Register)：最重要的寄存器，控制通道的所有行为。
- STR(Start)：启动/停止位。写1启动，写0停止。
- SIZE(Source/Destination Size)：源和目的的操作数大小（00=8位，01=16位，10=32位）。在双地址模式下可以不同以实现打包。
- SAPI/DAPI(Source/Destination Address Post-Increment)：传输后地址是否递增。
- REQ(Request Mode)：请求模式选择（00=内部请求，01=外部突发，10=外部周期窃取）。
- BB(Bus Bandwidth)：内部请求时的总线带宽限制（00=25%， 01=50%， 10=75%， 11=100%）。
- ECO(External Control Only)：单地址模式下，控制握手信号用于源读还是目的写。
- ISM(Interrupt Service Mask)：中断屏蔽级别。
FCR (Function Code Register)：源和目的的功能码。在大多数无MMU的简单系统中，可以设为0（管理员数据空间）。
CSR (Channel Status Register)：状态寄存器。最重要的位是DONE（传输完成）和BERR（总线错误）。每次启动传输前，必须清除该寄存器（通常写0xFF）以清除旧状态。

5.2 实战配置：UART接收DMA配置

假设我们使用通道1，将UART_A接收到的100个字节数据存入数组uart_rx_buffer[100]。

// 假设寄存器基址定义 #define DMA_BASE 0xFFFF0000 #define DMA_SAR1 (*(volatile uint32_t *)(DMA_BASE + 0x00)) #define DMA_DAR1 (*(volatile uint32_t *)(DMA_BASE + 0x04)) #define DMA_BTC1 (*(volatile uint32_t *)(DMA_BASE + 0x08)) #define DMA_CCR1 (*(volatile uint32_t *)(DMA_BASE + 0x0C)) #define DMA_FCR1 (*(volatile uint32_t *)(DMA_BASE + 0x10)) #define DMA_CSR1 (*(volatile uint32_t *)(DMA_BASE + 0x14)) // UART接收寄存器地址 #define UART_A_RHR 0xFFFF2000 void dma_uart_rx_init(void) { // 1. 停止通道 (安全起见) DMA_CCR1 &= ~(1 << 15); // 清除STR位 // 2. 清除状态寄存器 DMA_CSR1 = 0xFF; // 3. 配置源地址：UART接收保持寄存器 DMA_SAR1 = (uint32_t)UART_A_RHR; // 源操作数大小：8位（字节），因为UART是8位数据 // 源地址传输后不变（SAPI=0），因为总是读同一个寄存器 // 这些在CCR中设置 // 4. 配置目的地址：内存缓冲区 DMA_DAR1 = (uint32_t)uart_rx_buffer; // 目的操作数大小：8位（字节），与源一致 // 目的地址传输后递增（DAPI=1），每次+1 // 这些在CCR中设置 // 5. 配置传输字节总数 DMA_BTC1 = 100; // 接收100个字节 // 6. 配置功能码（通常为0） DMA_FCR1 = 0x00000000; // 源和目的都使用功能码0 // 7. 配置通道控制寄存器 CCR uint32_t ccr_value = 0; // [15] STR: 先设为0，最后启动 // [14:13] SSIZE: 源大小 = 00 (8位) ccr_value |= (0 << 13); // [12] SAPI: 源地址不递增 = 0 ccr_value |= (0 << 12); // [11:10] DSIZE: 目的大小 = 00 (8位) ccr_value |= (0 << 10); // [9] DAPI: 目的地址递增 = 1 ccr_value |= (1 << 9); // [8:7] REQ: 请求模式 = 10 (外部周期窃取模式，UART通常每字节产生一个请求脉冲) ccr_value |= (2 << 7); // [6:5] BB: 内部请求带宽，外部模式时忽略，设为00 // [4] ECO: 仅外部控制，双地址模式时忽略，设为0 // [3:1] ISM: 中断屏蔽级别，根据系统需要设置，例如设为3 ccr_value |= (3 << 1); // [0] 保留位，写0 DMA_CCR1 = ccr_value; // 8. 最后，启动通道 DMA_CCR1 |= (1 << 15); // 设置STR位为1 // 此时通道已就绪，等待UART的DREQ1信号（通常连接UART的RxRDY信号） }

5.3 配置流程的深层逻辑与避坑点

先停后清：在重新配置一个DMA通道前，务必先停止它（STR=0），然后清除状态寄存器。否则，如果通道正在运行，修改寄存器可能导致不可预知的行为，甚至总线错误。
地址对齐：虽然DMA支持任意字节地址，但为了最佳性能，应尽量让源和目的地址按照操作数大小对齐（8位对齐任意地址，16位对齐偶数地址，32位对齐4的倍数地址）。非对齐访问在某些架构或内存类型下可能导致额外的总线周期或异常。
BTC与传输次数：BTC是字节计数器。如果你设置操作数大小为16位（字），那么每成功传输一次，BTC会减2。当BTC减到0时，传输完成。务必确保BTC的值是操作数大小的整数倍，否则可能导致传输未完成就停止，或者访问越界。
中断处理：配置好DMA后，通常需要使能相关的中断（如传输完成中断）。在中断服务程序中，你需要读取CSR寄存器以确认是DONE还是BERR，并进行相应处理（如重新填充缓冲区、报告错误）。处理完后，必须再次清除CSR中的状态位，并可能重新配置BTC和启动STR，以进行下一轮传输。
双地址模式下的打包配置：如果你想实现从8位外设到32位内存的打包，需要设置：SSIZE=00(8位源)，DSIZE=10(32位目的)，SAPI=1(源地址每次+1)，DAPI=1(目的地址每4次源传输后+4)。此时，DMA会在内部累积4个字节，然后一次写入32位内存。BTC应设置为总字节数（例如128字节），DMA会自动进行32次32位写操作。

6. 高级应用与性能调优

掌握了基本配置后，我们可以探讨一些高级用法和性能优化技巧。

6.1 与片上外设的联动：以串行模块为例

手册中提到了DMA与串行模块（UART）的典型连接。这是最经典的应用之一。UART的接收就绪（RxRDY）和发送就绪（TxRDY）信号可以直接连接到DMA的DREQ引脚。

接收数据：配置DMA为双地址模式，外部请求（周期窃取），源地址是UART接收寄存器（只读，地址不变），目的地址是内存缓冲区（递增）。将UART的RxRDY连接至DREQ。每当UART收到一个字节，RxRDY变高（或产生脉冲，取决于UART配置），触发DMA请求，DMA将该字节读入并存入内存。这样就实现了零CPU开销的串口数据接收。
发送数据：配置类似，但方向相反。源地址是内存缓冲区（递增），目的地址是UART发送寄存器（只写，地址不变）。将UART的TxRDY连接至DREQ。当UART发送寄存器空，准备接收新数据时，TxRDY有效，触发DMA从内存读取下一个字节/字并写入UART。

关键配置点：必须确保UART和DMA的时钟使能、引脚复用（如果DREQ与定时器引脚复用）配置正确。同时，UART本身要配置为产生相应的就绪信号。

6.2 总线带宽限制与CPU协同

当使用内部请求模式进行内存到内存的拷贝时，CCR中的BB（Bus Bandwidth）字段就派上用场了。它可以限制DMA占用总线的比例，例如设置为50%。其工作原理是，DMA内部有一个1024个时钟周期的滑动窗口计数器。DMA会监控自己在这个窗口内使用的时钟周期数，如果达到设定的比例（如50%，即512个周期），它会主动暂停，让出总线给CPU或其他主设备，直到窗口滑动使得已用比例低于设定值。

调优建议：

CPU密集型任务：如果系统有繁重的计算任务，可以将DMA带宽限制在25%-50%，保证CPU有足够的周期执行指令。
低功耗场景：在低功耗应用中，让DMA以较低带宽工作，可以降低平均功耗，同时CPU可以更长时间处于休眠模式。
实时性要求：对于有严格中断响应时限的系统，限制DMA带宽可以防止DMA长时间霸占总线，导致高优先级中断响应延迟。
测试方法：最直接的方法是使用示波器或逻辑分析仪观察总线活动（如AS， DS信号），或者编写基准测试程序，比较不同BB设置下，CPU执行一段固定代码所需的时间。

6.3 链式传输与自动重载

MC68341的DMA本身不支持复杂的描述符链（Descriptor Chaining）等高级特性。但通过结合中断和软件控制，可以实现简单的“双缓冲区”或“环形缓冲区”链式传输，这对于连续数据流处理非常有用。

实现思路（以UART接��为例）：

准备两个内存缓冲区：Buffer_A和Buffer_B，每个大小相同。
初始化DMA，目的地址指向Buffer_A，BTC设置为缓冲区大小。
使能DMA传输完成中断。
当Buffer_A接收满（DMA完成中断触发）：
- 在中断服务程序中，软件将Buffer_A的数据交给上层应用处理。
- 同时，立即（在ISR中）重配置DMA：将目的地址改为Buffer_B，重置BTC，清除状态，重新启动STR。
- 这样，DMA立即开始向Buffer_B填充数据，而上层应用可以并行处理Buffer_A的数据。
当Buffer_B接收满，中断再次触发，重复步骤4，切换回Buffer_A。

这种方法实现了“乒乓”缓冲，几乎消除了数据接收的死区时间，是流式数据处理中的常用模式。关键点在于ISR中的重配置操作要快，避免错过UART传来的数据。

7. 调试技巧与常见问题排查

调试DMA问题往往比调试CPU程序更棘手，因为它涉及硬件时序。以下是我总结的一些实用技巧和常见问题。

7.1 调试工具箱

逻辑分析仪是必备的：没有比它更直观的工具了。你需要捕获的信号至少包括：
- CLKOUT：系统时钟，作为时序参考。
- DREQx，DACKx，DONEx：核心握手信号，看它们的时序关系是否正确。
- AS，DS，R/W：总线控制信号，确认DMA是否成功获得了总线主权，以及进行的是读还是写周期。
- A[31:0]和D[31:0]（或关键低位）：观察地址和数据总线上的值是否正确。例如，在双地址模式读周期，地址应该是SAR的值；写周期，地址应该是DAR的值。
软件调试：
- 寄存器检查：在启动DMA前和传输完成后，打印或检查所有DMA相关寄存器的值，确保配置符合预期。
- 内存查看：直接查看目的内存区域的数据，确认是否正确写入。
- 状态轮询：如果不使用中断，可以轮询CSR寄存器的DONE和BERR位。

7.2 常见问题速查表

问题现象	可能原因	排查步骤与解决方案
DMA根本不启动	1. CCR的STR位未正确置1。 2. 外部请求模式下，DREQ信号从未有效。 3. 通道未正确使能（模块级控制寄存器）。 4. 总线仲裁失败（被更高优先级主设备或CPU长期占用）。	1. 检查CCR写入值，确认STR位为1。 2. 用逻辑分析仪检查DREQ引脚是否有预期活动。检查外设配置是否产生请求信号。 3. 查阅芯片手册，确认DMA模块全局使能位（如可能存在于系统集成模块SIM中）已设置。 4. 检查系统其他主设备，尝试暂时禁用它们，或提高DMA通道优先级。
传输数据错误	1. 源/目的地址寄存器配置错误。 2. 数据大小（SIZE）配置与外设或内存不匹配。 3. 地址递增（SAPI/DAPI）配置错误。 4. 总线终止信号（如DSACK）异常，导致数据采样错误。	1. 核对SAR和DAR的值，特别是与物理地址的映射关系。 2. 确认外设数据端口宽度，调整SSIZE/DSIZE。例如，16位ADC应配置为16位传输。 3. 检查SAPI/DAPI位。对于固定地址的外设寄存器，应设为0（不递增）。 4. 用逻辑分析仪检查DSACKx等终止信号的时序，确保在数据有效窗口内被断言。
传输未完成就停止	1. BTC值设置过小或不是操作数大小的整数倍。 2. 外部设备提前撤销了DREQ（突发模式）。 3. 发生了总线错误（BERR），导致传输异常终止。	1. 重新计算BTC值。例如，传输10个32位长字，BTC应设为40（字节）。 2. 在突发模式下，确保外设在DACK有效期间保持DREQ有效，以满足连续传输条件。 3. 检查CSR寄存器，看BERR位是否置1。检查地址是否访问了非法或未初始化的存储区域。
DMA占用总线导致系统卡顿	1. 内部请求模式使用了100%带宽（BB=11）。 2. 外部突发模式下，外设持续请求，DMA长时间占用总线。	1. 调整CCR中的BB字段，限制DMA带宽（如改为01=50%）。 2. 优化外设请求逻辑，或改用周期窃取模式。检查CPU是否有高优先级任务被阻塞，考虑调整DMA的ISM级别。
双地址模式传输速度慢	1. 这是预期行为，双地址模式需要两个总线周期。 2. 源和目的设备速度慢，插入等待状态。 3. 进行了非对齐访问。	1. 如果带宽是瓶颈，评估是否可能改用单地址模式（如果外设支持）。 2. 优化慢速设备的接口时序（如果可配置），或使用更快的存储器。 3. 确保源和目的地址按操作数大小对齐。

7.3 一个真实的调试案例：丢失的最后一个字节

我曾遇到一个奇怪的问题：配置DMA从SPI接收128字节数据到内存，结果内存中只有127字节正确，最后一个字节总是随机值。逻辑分析仪显示DREQ/DACK握手了128次，但最后一次写周期的数据总线上的值不对。

排查过程：

检查SPI外设：数据寄存器在128次读取后确实变空了，说明数据都发出了。
检查DMA配置：SAR（SPI数据寄存器地址）、DAR（内存地址）、BTC（128）、SIZE（8位）都正确。
仔细观察逻辑分析仪波形：发现第128次传输时，DONEx信号（作为输入）被SPI外设提前拉低了（SPI外设在发送完最后一个字节后立即拉低DONE，表示“这是最后一个”）。
问题根源：根据手册，当外设将DONEx作为输入拉低时，它告诉DMA“下一个传输将是最后一次”。在我的配置中，SPI在第128个请求周期拉低了DONE，这意味着DMA认为第129次传输才是最后一次。但BTC已经减到0，DMA在完成第128次传输后，因为BTC=0而正常终止，并没有预期的“下一次”传输。然而，DONEx输入信号的状态可能干扰了DMA内部状态机对最后一次传输的完成判断，导致最后一个写周期行为异常。

解决方案：修改SPI驱动逻辑，不要在最后一个字节传输时拉低DONE信号，或者将BTC设置为129，并让DMA忽略最后一次“额外”传输的结果（通过调整内存缓冲区大小）。更好的做法是，不依赖外设的DONE输入，而是完全由BTC控制传输结束，这样更可控。

这个案例说明了深入理解握手信号时序细节的重要性，尤其是DONEx这种双向信号在不同模式下的精确含义。