TI C6000 DSP SYSCFG模块详解：从寄存器配置到系统级调试实战

1. 项目概述：为什么你需要关注SYSCFG模块？

如果你正在基于TI C6000系列DSP（比如C674x）做嵌入式开发，尤其是涉及实时信号处理、多核通信或者复杂外设管理，那么你迟早会跟一个叫SYSCFG（System Configuration）的模块打交道。它不是某个具体的外设驱动，而是整个芯片的“总控制台”。很多工程师初期会忽略它，觉得这是芯片初始化时配置一次就完事的东西，但真正踩过坑的人都知道，对SYSCFG理解不透彻，系统稳定性、性能优化乃至一些诡异的中断问题都无从下手。

简单来说，SYSCFG模块提供了一组内存映射寄存器（MMR），让你能用软件“布线”芯片内部的许多关键硬件资源。比如，一个外部事件如何触发DSP核心的中断？EDMA传输数据时，一次能搬多少字节效率最高？USB PHY的时钟到底该用外部晶振还是内部PLL？这些看似底层的问题，答案都藏在SYSCFG的各个配置寄存器里。它的技术价值在于，将许多硬连线或需要复杂外部电路实现的控制逻辑，抽象成了可编程的寄存器位，极大地提升了系统设计的灵活性和可维护性。无论是做电机控制、音频处理还是通信网关，理解并善用SYSCFG，是从“代码能跑”到“系统稳定高效”的必经之路。

2. 核心思路：SYSCFG模块的设计哲学与寄存器地图解析

2.1 模块定位与访问方式

SYSCFG模块在TI DSP的存储器映射中通常位于一个固定的地址段。以我常用的C6748为例，其基地址是0x01C1 4000。你不需要记住每个寄存器的绝对地址，TI的芯片支持包（Chip Support Library, CSL）或者寄存器定义头文件（如c6748.h）会提供结构体映射，方便以SYSCFG->CHIPSIG这样的方式访问。

这个模块的设计哲学是“集中管理，分散控制”。它管理的是跨外设、影响系统级行为的全局性资源，而非某个具体外设的功能。因此，它的寄存器往往扮演着“开关”、“选择器”或“信号路由器”的角色。在阅读数据手册时，你会看到大量类似“CFGCHIPx”的寄存器，它们的位域（Bit Field）可能控制着毫不相关的几个功能，这恰恰体现了其作为系统级“接线板”的特性。

2.2 关键寄存器族概览

根据提供的资料，我们可以将SYSCFG的关键寄存器分为几个功能族：

1. 中断信号管理族：主要包括CHIPSIG和CHIPSIG_CLR。这是实现核间通信（IPC）或由外部逻辑（如FPGA）触发DSP中断的核心。
2. 芯片全局配置族：即CFGCHIP0到CFGCHIP4。这是SYSCFG的精华所在，功能庞杂，包括：
   • 时钟与锁相环（PLL）控制：如CFGCHIP0的PLL锁存，CFGCHIP3的DIV4.5分频器和EMIF时钟源选择。
   • 外设互连与事件路由：如CFGCHIP1，它能将McASP的DMA事件、EMAC的中断事件，路由到eCAP模块作为捕获源，或将GPIO中断路由给McASP作为静音信号。这实现了硬件级的事件联动，无需CPU干预。
   • 高速接口PHY配置：如CFGCHIP2，全面管理USB 2.0 OTG PHY的时钟、电源、模式和复位。
   • 专用功能清除：如CFGCHIP4，用于清除McASP的AMUTEIN中断锁存状态。
3. 启动配置寄存器：BOOTCFG（资料中提及但未展开），它锁存了芯片上电时Boot引脚的状态，决定了DSP从何处（NOR Flash, NAND Flash, UART, SPI等）加载初始代码。

理解这个分类，有助于你在调试时快速定位问题。比如USB枚举失败，首先应该查CFGCHIP2；如果eCAP捕获不到某个串口事件，则应该去CFGCHIP1检查事件源路由配置。

3. 核心细节解析：关键寄存器位域深度剖析

3.1 CHIPSIG与CHIPSIG_CLR：软件触发中断的“门铃”

这两个寄存器是理解SYSCFG中断机制的关键。它们通常用于多核DSP（如OMAP-L138的双核C674x+ARM9）之间的通信，或者让一个协处理器（如FPGA）来“敲门”通知DSP。

• CHIPSIG (Chip Signal Register)：这是一个“置位”寄存器。向CHIPSIG[4]（NMI）、CHIPSIG[3]或CHIPSIG[2]位写入1，会立即在DSP核心产生一个对应的中断（NMI或SYSCFG_CHIPINTx）。写入0无效。这个设计很巧妙：它允许发送方（另一个CPU或硬件）简单地写一个1过来就能触发中断，无需“读-改-写”操作，避免了竞态条件。你可以把CHIPSIG的这几个位看作连接DSP中断输入线的几个“按钮”，按一下（写1）就触发。

• CHIPSIG_CLR (Chip Signal Clear Register)：这是一个“清除”寄存器。它的位与CHIPSIG一一对应。当中断服务程序（ISR）处理完事件后，需要向CHIPSIG_CLR的对应位写入1，来清除CHIPSIG寄存器中对应的位。这个清除操作是给接收中断的处理器（DSP）用的，用于告知发送方“事情已处理完”。发送方可以通过轮询（Polling）CHIPSIG寄存器的对应位是否为0，来判断DSP是否已完成服务。

实操心得：核间通信的典型范式假设ARM核要通知DSP核一个消息已就绪：

1. ARM核：SYSCFG->CHIPSIG = (1 << 2);// 触发DSP的SYSCFG_CHIPINT2中断。
2. DSP核的SYSCFG_CHIPINT2中断被触发，进入ISR。
3. DSP ISR：读取共享内存中的消息，进行处理。
4. DSP ISR：SYSCFG->CHIPSIG_CLR = (1 << 2);// 清除中断标志，通知ARM。
5. ARM核：循环检测while (SYSCFG->CHIPSIG & (1 << 2)) {};// 等待DSP清除。
6. ARM核检测到标志清除，知道DSP已处理完毕，可以进行下一步操作。关键点：CHIPSIG的位是“粘性的”（Sticky），一旦被置1，会一直保持，直到被CHIPSIG_CLR明确清除。这确保了中断信号不会丢失。

3.2 CFGCHIP0：PLL锁与EDMA3性能调优

CFGCHIP0虽然位数不多，但管的两件事都至关重要。

• PLL_MASTER_LOCK (Bit 4)：这是一个安全特性。当系统时钟通过PLL配置稳定后，将此位置1，可以锁住所有PLL控制器的内存映射寄存器，防止后续软件（尤其是存在潜在bug的代码）意外修改PLL配置，导致系统时钟紊乱而死机。这是一个“保险丝”，通常在系统初始化后期，确认所有时钟配置无误后一次性设置，之后不再改动。

• TCxDBS (Transfer Controller Default Burst Size, Bits [3:2]和[1:0])：这是影响EDMA3控制器性能的关键参数之一。它决定了每个传输控制器（TC）发起一次读写命令时，数据总线上的突发传输大小。可选16、32或64字节。

  • 为什么需要配置？更大的突发长度能提高总线利用率，减少仲裁开销，从而提升纯理论带宽。例如，从连续内存搬移大量数据到某个外设时，64字节突发可能比16字节快。
  • 但是，并非越大越好！数据手册的警告非常中肯：The DBS value can significantly impact the standalone throughput performance depending on the source and destination (bus width/frequency/burst support etc) and the TC FIFO size。你需要考虑：
    1. 目标外设的支持：你的DDR内存控制器是否支持64字节突发？你的目标外设（如McASP）的FIFO深度是否足够容纳一次突发数据？
    2. 系统实时性：更大的突发意味着单次传输占用总线时间更长，可能会阻塞其他高优先级主设备（如CPU）的访问，增加访问延迟。在强实时系统中，有时需要牺牲一点带宽来换取确定性的低延迟。
    3. 数据对齐：突发传输通常对地址有对齐要求（如64字节突发要求地址是64字节对齐）。如果数据缓冲区地址不对齐，EDMA3控制器会自动拆分成多个非对齐的小传输，反而可能降低效率。
  • 如何选择？没有银弹。对于大多数流式数据处理（如音频buffer搬运），32字节是一个不错的折中起点。对于需要极致低延迟的控制环路，可以考虑16字节。最终需要通过实际场景的压力测试（如同时运行多个DMA传输和CPU任务）来验证和调整。

3.3 CFGCHIP1：硬件事件路由的“十字路口”

这个寄存器是SYSCFG灵活性的集中体现。它不产生新功能，而是将已有的硬件事件信号“导线”重新连接，实现高效的硬件协作。

• CAPxSRC (Bits [31:27], [26:22], [21:17])：分别控制eCAP0, eCAP1, eCAP2模块的事件输入源。默认是来自自身的输入引脚（eCAPx Pin）。但通过此配置，你可以将其改为：

  • McASP TX/RX DMA事件：这意味着当McASP通过DMA发送或接收完一个数据块时，会自动触发eCAP模块进行一次时间戳捕获。应用场景：精确测量音频流的吞吐率或两个音频流之间的相对延迟，无需CPU干预。
  • EMAC的各种中断事件：可以将网络数据包的到达（RX）、发送完成（TX）等事件作为eCAP的触发源。应用场景：为网络数据包打上高精度的时间戳，用于网络同步或协议分析。
  • 配置方法：查阅数据手册中CFGCHIP1寄存器CAPxSRC位的详细编码表（如0x1代表McASP0 TX DMA事件）。在初始化eCAP前，先配置此路由。

• TBCLKSYNC (Bit 12)：eHRPWM（增强型高分辨率PWM）模块的时间基准时钟全局同步位。当系统中有多个eHRPWM模块需要输出完全同步的PWM波时（例如三相逆变器），此位是关键。

  • 工作原理：将此位置1，会在下一个TBCLK上升沿，让所有已使能的eHRPWM模块的时基计数器同时开始计数。
  • 前提条件：所有需要同步的eHRPWM模块的TBCTL寄存器中的预分频器（HSPCLKDIV和CLKDIV）必须设置成相同的值，否则即使同步启动，频率也不同，很快又会失步。

• AMUTESELx (Bits [11:8], [7:4], [3:0])：选择McASP的AMUTEIN（音频静音输入）信号源。默认是拉低。可以将其配置为来自某个GPIO Bank的中断。

  • 应用场景：在音频系统中，你可以将一个硬件故障检测引脚（如过流保护）连接到某个GPIO。当故障发生时，GPIO产生中断，此中断信号通过SYSCFG直接路由到McASP的AMUTEIN，硬件会立即静音音频输出，响应速度远快于软件中断处理。
  • 清除机制：与之配套的是CFGCHIP4寄存器的AMUTECLRx位。当GPIO中断触发AMUTE后，该状态会被锁存。处理完故障后，需要向AMUTECLRx位写1来清除这个锁存状态，才能解除静音。

3.4 CFGCHIP2：USB 2.0 OTG PHY的“总闸”

这是配置USB功能的首要和必查寄存器。很多USB无法识别的问题，根源都在这里的配置错误。

• 关键状态位（只读）：

  • USB0PHYCLKGD(Bit 17)：PHY时钟状态。为1表示时钟稳定、电源良好且PLL已锁定。这是USB PHY正常工作的前提，初始化后必须检查此位是否为1。
  • USB0VBUSSENSE(Bit 16)：VBUS电压检测状态。在Device模式下，用于检测主机是否提供了VBUS电源。

• 关键控制位：

  • RESET(Bit 15)：USB PHY复位。上电后，需要先置1（复位），再清0（释放复位），这是标准的PHY初始化流程。
  • USB0OTGMODE(Bits [14:13])：强制OTG模式。通常设置为0（无覆盖），让PHY根据ID引脚和VBUS比较器自动判断主机/设备模式。在调试时，可以强制设为主机(1)或设备(2)模式以排除软件协议栈的问题。
  • USB0PHYCLKMUX(Bit 11)：时钟源选择。这是最容易出错的地方之一。
    • 0: USB PHY参考时钟来自外部引脚USB_REFCLKIN。这是最常见的方式，需要板载一个精确的晶振（通常19.2MHz, 20MHz, 24MHz, 26MHz或48MHz）连接到该引脚。
    • 1: USB PHY参考时钟来自内部AUXCLK（由PLL产生）。这种方式可以减少一个外部晶振，但必须确保PLL能产生一个非常稳定且符合USB规范频率容差的时钟。
  • USB0REF_FREQ(Bits [3:0])：必须与USB0PHYCLKMUX的选择和实际输入的时钟频率严格匹配！如果你选择外部24MHz晶振，那么此字段必须配置为2h（24 MHz）。如果配置错误，PHY无法正常工作。
  • USB0PHYPWDN(Bit 10) 和USB0OTGPWRDN(Bit 9)：PHY和OTG子系统掉电控制。正常工作时必须为0（使能）。在低功耗模式下，可以将其置1以关闭USB模块省电。
  • USB0DATPOL(Bit 8)：数据线极性。通常保持默认值1（不反转）。只有在PCB布线时将USB的D+和D-线交叉了，才需要将此位置0来软件纠正。正常情况下绝对不要动。

3.5 CFGCHIP3与CFGCHIP4：时钟与辅助功能

• CFGCHIP3：主要控制EMIF（外部存储器接口）的时钟源。

  • DIV4P5ENA(Bit 2)：使能一个固定的4.5分频器，可以从600MHz PLL产生133MHz时钟，供给EMIF。
  • EMA_CLKSRC/EMB_CLKSRC(Bits [1:0])：选择EMIFA和EMIFB的时钟是来自PLLC的SYSCLK3/5，还是来自上述的DIV4.5输出。这直接影响到你外接SDRAM或异步存储器的访问速度，需要根据芯片数据手册推荐的时钟配置和你的实际硬件（SDRAM型号）来设置。

• CFGCHIP4：功能单一，就是清除CFGCHIP1中配置的McASP AMUTEIN锁存中断。向对应位写1产生一个清除脉冲。

4. 实操流程：从零开始配置SYSCFG的完整指南

下面我将以一个典型的C6748 DSP项目为例，展示如何系统性地初始化SYSCFG模块。假设我们需要：1) 使能核间中断；2) 配置EDMA3突发大小为32字节；3) 配置USB为Device模式并使用外部24MHz晶振；4) 将McASP0的TX DMA事件路由到eCAP1。

4.1 准备工作与头文件包含

首先，确保你的工程包含了芯片的寄存器定义头文件。TI的编译器通常自带，或者你可以从CSL库中找到。

#include #include “c6748.h” // 假设这是你的芯片寄存器定义头文件 // 或者使用CSL方式 #include #include

4.2 分步配置代码实现

我们将在系统初始化早期，在配置完PLL和基础时钟之后，来设置SYSCFG。

void SYSCFG_Init(void) { // 步骤1：解锁PLL控制器（如果需要）。在配置PLL前，确保CFGCHIP0的PLL锁未使能。 // 通常PLL配置由Bootloader或更早的初始化代码完成，这里假设PLL已配好。 // 我们暂时保持PLL_MASTER_LOCK为0，最后再锁。 // 步骤2：配置EDMA3传输控制器的默认突发大小(DBS)为32字节。 // 假设我们使用TC0和TC1。0x1对应32字节。 uint32_t temp = CSL_FEXT(SYSCFG->CFGCHIP0, SYSCFG_CFGCHIP0_TC0DBS); temp = CSL_FMK(SYSCFG_CFGCHIP0_TC0DBS, 1) | CSL_FMK(SYSCFG_CFGCHIP0_TC1DBS, 1); // 注意：修改寄存器时，对于保留位(Reserved)，必须写入其复位默认值（通常是0）。 // CSL库的FMK宏通常会处理，但若直接操作寄存器，需注意： // SYSCFG->CFGCHIP0 = (SYSCFG->CFGCHIP0 & ~0xF) | (1 << 0) | (1 << 2); // TC0DBS=1, TC1DBS=1 CSL_FINS(SYSCFG->CFGCHIP0, SYSCFG_CFGCHIP0_TC0DBS, 1); CSL_FINS(SYSCFG->CFGCHIP0, SYSCFG_CFGCHIP0_TC1DBS, 1); // 步骤3：配置USB 2.0 PHY // 3.1 首先确保USB PHY处于复位状态 CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_RESET, 1); // 3.2 配置时钟源和频率：外部24MHz晶振 CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_USB0PHYCLKMUX, 0); // 外部时钟 CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_USB0REF_FREQ, 2); // 24 MHz (0x2) // 3.3 使能VBUS比较器和Session End比较器（对于Device模式很重要） CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_USB0VBDTCTEN, 1); CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_USB0SESNDEN, 1); // 3.4 退出复位状态 CSL_FINS(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_RESET, 0); // 3.5 等待PHY时钟稳定（可选，但建议） // 这里简单延时，实际产品中可能需要更可靠的检查 delay_us(100); // 可以添加检查：while(!CSL_FEXT(SYSCFG->CFGCHIP2, SYSCFG_CFGCHIP2_USB0PHYCLKGD)); // 步骤4：配置硬件事件路由 - 将McASP0 TX DMA事件作为eCAP1的输入源 // 先读取整个字段，然后修改对应的位域，避免影响其他配置。 uint32_t cfgchip1 = SYSCFG->CFGCHIP1; // 清除CAP1SRC原来的值（Bits 26-22），然后设置为McASP0 TX DMA事件 (值 = 1) cfgchip1 &= ~(0x1F << 22); // 清除5个bit cfgchip1 |= (1 << 22); // 设置为1 (McASP0 TX DMA Event) SYSCFG->CFGCHIP1 = cfgchip1; // 使用CSL库写法：CSL_FINS(SYSCFG->CFGCHIP1, SYSCFG_CFGCHIP1_CAP1SRC, 1); // 步骤5：锁住PLL配置，防止意外修改（系统稳定后执行） CSL_FINS(SYSCFG->CFGCHIP0, SYSCFG_CFGCHIP0_PLL_MASTER_LOCK, 1); // 步骤6：（可选）配置EMIF时钟源。假设我们使用DIV4.5输出给EMIFA。 CSL_FINS(SYSCFG->CFGCHIP3, SYSCFG_CFGCHIP3_DIV4P5ENA, 1); // 使能4.5分频器 // 等待分频器稳定... CSL_FINS(SYSCFG->CFGCHIP3, SYSCFG_CFGCHIP3_EMA_CLKSRC, 1); // EMIFA时钟源选择DIV4.5输出 }

4.3 核间中断使用示例

假设DSP需要响应来自ARM的中断（CHIPINT2）。

DSP端代码 (ISR准备)：

// 首先，在DSP的中断服务表（IST）中，将SYSCFG_CHIPINT2中断向量指向你的处理函数。 // 这通常在中断初始化函数中完成，例如使用CSL的`IRQ_plug`函数或直接设置IST。 // SYSCFG_CHIPINT2的中断服务函数 interrupt void SYSCFG_CHIPINT2_ISR(void) { // 1. 读取共享内存或信号量，获取ARM发送的消息或任务 // uint32_t message = *((volatile uint32_t *)SHARED_MEMORY_ADDR); // 2. 处理任务... processInterruptTask(); // 3. 至关重要：清除CHIPSIG中的中断标志位，通知ARM处理完成。 SYSCFG->CHIPSIG_CLR = (1 << 2); // 清除CHIPSIG2 // 4. 如果需要，确认中断（某些平台可能需要操作中断控制器） // IRQ_clear(...); }

ARM端代码 (触发中断)：

// 在ARM端，通过写DSP SYSCFG模块的CHIPSIG寄存器来触发中断。 // 需要确保ARM能访问DSP的SYSCFG地址空间（通常通过配置MMU或共享内存区域实现）。 volatile uint32_t *dsp_chipsig = (volatile uint32_t *)(DSP_SYSCFG_BASE + CHIPSIG_OFFSET); void send_signal_to_dsp(void) { // 1. 将数据或命令写入共享内存 // *((volatile uint32_t *)SHARED_MEMORY_ADDR) = COMMAND; // 2. 触发DSP中断 *dsp_chipsig = (1 << 2); // 置位CHIPSIG2 // 3. 等待DSP处理完成（轮询方式） while (*dsp_chipsig & (1 << 2)) { // 可以加入超时机制 } // 4. DSP已清除标志，可以继续后续操作 }

5. 常见问题排查与调试技巧实录

SYSCFG配置问题往往表现为系统级的不稳定或外设完全无法工作。以下是我在实际项目中遇到的典型问题及排查思路。

5.1 USB无法识别或枚举失败

这是最常遇到的问题，几乎都与CFGCHIP2配置有关。

• 症状：USB设备插入主机，主机毫无反应，或提示“无法识别的设备”。
• 排查清单：
  1. 检查物理连接和电源：确保VBUS（5V）供电正常，D+和D-数据线连接正确。
  2. 确认时钟配置：这是重中之重。使用示波器测量USB_REFCLKIN引脚是否有时钟信号，频率是否准确（如24.000MHz）。频率偏差必须小于±0.25%，普通的无源晶振可能达不到要求，建议使用有源晶振或时钟发生器。
  3. 核对CFGCHIP2寄存器：
     • USB0PHYCLKMUX和USB0REF_FREQ是否与硬件时钟源匹配？
     • USB0PHYPWDN和USB0OTGPWRDN是否为0（使能）？
     • RESET位是否先1后0完成了复位？USB0PHYCLKGD位是否为1（时钟/电源/PLL正常）？
  4. 检查数据线极性：除非PCB画反了，否则USB0DATPOL保持为1（默认）。可以用示波器看D+和D-在枚举时的差分信号，如果完全没动静，可能是PHY未工作；如果有信号但主机不认，可能是极性错误。
  5. 软件栈问题：如果以上硬件配置都正确，问题可能出在USB设备协议栈的初始化或描述符上。

5.2 eCAP无法捕获到预期的事件

• 症状：配置了eCAP从McASP事件捕获，但eCAP的捕获寄存器始终为0或不变。
• 排查清单：
  1. 确认事件源本身是否发生：首先确保McASP的DMA传输确实已启动并产生了完成事件。可以通过读取McASP的DMA状态寄存器或使用GPIO翻转来验证。
  2. 检查SYSCFG路由配置：确认CFGCHIP1中对应的CAPxSRC字段已正确设置为目标事件（如McASP0 TX DMA事件的值是1）。
  3. 检查eCAP模块自身配置：
     • eCAP是否工作在捕获模式（ECCTL2.CAP/APWM = 0）？
     • 捕获使能位ECCTL1.CAPLDEN是否置位？
     • 事件分频ECCTL1.EVTPS是否设置得过大，过滤掉了事件？
     • 对应的捕获事件中断标志ECFLG.CEVTx是否被置位？即使不使能中断，标志位也会变化。
  4. 信号同步问题：确保事件产生和eCAP模块的时钟域是同步的。如果涉及跨时钟域，可能需要检查是否有同步器。

5.3 EDMA3传输性能不达预期

• 症状：理论计算DMA带宽很高，但实测数据吞吐率很低。
• 排查清单：
  1. 检查CFGCHIP0的DBS设置：使用逻辑分析仪或芯片的性能计数器，观察EDMA传输的突发长度。如果始终是单次传输（非突发），可能是DBS设置过小，或者源/目标地址未对齐。
  2. 优化传输参数：DBS只是因素之一。同时检查：
     • 传输数据量：是否远大于DBS？否则无法体现突发优势。
     • 源和目标地址递增模式：是否设置为连续递增（SUM/DUM =INC）？如果是固定模式，不会发生突发。
     • FIFO深度：查阅数据手册，确认你使用的TC的FIFO深度。如果一次传输的数据量小于FIFO深度，且地址对齐，DMA控制器会尽量用突发填满FIFO。
  3. 系统总线竞争：使用性能分析工具（如TI的System Analyzer）查看在DMA传输期间，是否有其他高优先级主设备（如CPU、另一个DMA）频繁占用总线，导致DMA等待。

5.4 核间中断（CHIPSIG）无法触发或无法清除

• 症状：一个核写了CHIPSIG，另一个核没进中断；或者进了中断但清除标志后，对方仍然检测到标志位为1。
• 排查清单：
  1. 内存映射与访问权限：确保触发中断的核（如ARM）有权限写入DSP的SYSCFG寄存器空间。这通常需要在MMU或系统地址转换表中配置。
  2. 中断使能与映射：在接收中断的核（如DSP）上，除了SYSCFG模块本身，还需要在中断控制器（INTC）中使能SYSCFG_CHIPINTx这个系统中断，并将其映射到可屏蔽中断线上。SYSCFG只产生中断信号，INTC负责接收和分发。
  3. 缓存一致性问题：如果两个核通过共享内存传递数据，务必注意缓存一致性。在写入共享数据后、触发中断前，发送核应执行缓存写回并无���操作（如CacheWBInv）。在接收核的ISR中，读取共享数据前应执行缓存无效操作（如CacheInv）。否则可能读到旧数据。
  4. 清除操作的正确性：确保是在接收中断的核的ISR中，向CHIPSIG_CLR写1，而不是向CHIPSIG写0。向CHIPSIG写0是无效的。
  5. 寄存器位宽与访问：确认你访问的是32位的完整寄存器。有些总线访问可能被拆分成字节访问，导致意外行为。使用volatile指针并确保32位对齐访问。

5.5 调试方法论总结

1. 寄存器检查法：在初始化后和出问题时，通过调试器（如CCS）直接读取SYSCFG相关寄存器的值，与预期配置逐位对比。这是最直接的方法。
2. 信号追踪法：对于时钟、中断信号路由问题，如果条件允许，使用示波器或逻辑分析仪探测关键引脚（如USB_REFCLKIN）或内部信号（某些芯片提供信号观察引脚）。
3. 隔离测试法：将复杂配置分解。例如，先确保USB PHY的时钟和电源正常（通过读状态位），再使能数据通路；先测试eCAP从引脚捕获，再测试从内部事件源捕获。
4. 查阅勘误表：TI的芯片勘误表（Silicon Errata）是宝藏。某些SYSCFG相关的问题（如特定配置下USB不稳定）可能已知并有解决方案或规避方法。

SYSCFG模块是连接软件意图与硬件行为的枢纽。它的配置往往在系统启动的最早期完成，但其影响贯穿整个应用的生命周期。花时间深入理解这些寄存器，尤其是在项目初期进行充分的验证和测试，能为系统的稳定性和性能打下坚实的基础。记住，在嵌入式世界里，魔鬼藏在细节中，而SYSCFG正是这些细节的集散地。