UCD3138064A峰值电流模式控制：原理、配置与PSFB应用实战-平芜编程栈

1. 项目概述：深入解析UCD3138064A的峰值电流模式控制

在数字电源控制领域，峰值电流模式控制（Peak Current Mode Control, PCMC）一直以其卓越的动态响应、内在的逐周期过流保护能力以及简化的环路补偿特性，成为中高功率密度开关电源设计的首选方案之一。它通过直接采样并控制功率开关管或电感电流的峰值，将电流内环与电压外环相结合，实现了对功率级更直接、更快速的管控。相较于传统的电压模式控制，PCMC能自然提供输入电压前馈，对输入电压的扰动具有天生的免疫力，同时其单极点系统特性使得补偿器设计更为直观，系统稳定性分析也更为简便。

然而，将PCMC理论完美落地到实际硬件，尤其是在复杂的拓扑如相移全桥（Phase-Shifted Full-Bridge, PSFB）中，对控制器的性能提出了严苛要求。它需要高精度的电流采样、高速的模拟比较、灵活可调的斜坡补偿以及精准的PWM信号生成与保护逻辑。德州仪器（TI）的UCD3138064A，作为一款高度集成的数字电源控制器，正是为应对此类挑战而生。它不仅仅是一个微控制器，更是一个集成了数字电源外设（DPP）的片上系统，其核心包括高达16MHz采样率的高精度误差ADC（EADC）、可编程的PID数字滤波器、分辨率高达250ps的数字脉宽调制器（DPWM），以及专为PCMC设计的硬件模块。

本文将以一个资深电源工程师的视角，结合UCD3138064A在PSFB拓扑中的应用实例，为你彻底拆解PCMC的配置精髓。我们将从控制原理出发，深入到芯片的每一个相关外设寄存器，手把手讲解如何配置前端、斜坡模块、环路复用和故障处理，最终生成稳定可靠的六路门极驱动波形。无论你是正在评估UCD3138系列芯片，还是已经上手但对其PCMC机制感到困惑，这篇文章都将提供从理论到实践、从寄存器配置到调试心得的完整指南。

2. PCMC核心原理与PSFB拓扑的适配性分析

2.1 峰值电流模式控制的基本运作机制

要驾驭UCD3138064A的PCMC功能，首先必须透彻理解其物理本质。PCMC的核心思想是用电流指令来直接决定每个开关周期的关断时刻。在一个典型的降压（Buck）电路中，其工作循环可以这样描述：时钟信号启动一个新的开关周期，上管导通，电感电流线性上升。控制器持续采样这个上升的电流（通常通过串联采样电阻或电流互感器），并将其转换为电压信号。这个电压信号会与一个来自电压环误差放大器（或数字滤波器的DAC输出）的“电流指令”电压进行比较。当采样电流电压达到指令电压时，比较器翻转，立即关断上管，从而将本周期的峰值电流“钳位”在指令值。下管则根据互补逻辑或同步整流逻辑导通，直到下一个时钟周期开始。

这个过程带来了几个关键优势：

逐周期限流（Cycle-By-Cycle, CBC）：每个开关周期都独立进行峰值电流限制，提供了最快速的过流保护。
自动电压前馈：输入电压的变化会直接影响电感电流的上升斜率（di/dt = (Vin - Vout)/L）。在固定关断时间或固定频率下，电流达到设定值的时间会随之变化，从而自动调整占空比来抵消输入电压变化对输出的影响，无需额外的前馈网络。
降阶系统：对于连续导通模式（CCM）下的Buck电路，PCMC将双极点系统（LC滤波器）近似为单极点系统，环路补偿更容易，相位裕度更优。

然而，PCMC也有其著名的“阿喀琉斯之踵”：在占空比大于50%时，系统会变得不稳定，产生次谐波振荡。这是因为电流采样信号中的扰动会在后续周期中被放大。解决这个问题的标准方案是加入斜坡补偿（Slope Compensation）。即在电流采样信号或电流指令信号上，叠加一个固定斜率的斜坡。这个斜坡有效地“稀释”了扰动的影响，将系统稳定性的占空比上限提升至100%。在UCD3138064A中，斜坡补偿由硬件斜坡模块（Ramp Module）自动生成，这是其实现高性能PCMC的关键。

2.2 相移全桥拓扑为何青睐PCMC？

PSFB拓扑因其能够实现初级侧开关管的零电压开关（ZVS），在中高功率、高输入电压的DC-DC应用中备受青睐。传统的PSFB采用电压模式控制，通过调节两个桥臂之间的相移量来调节输出电压。然而，电压模式控制对变压器原边电流没有直接的、逐周期的限制，在负载瞬变或短路时保护速度相对较慢。

将PCMC引入PSFB，带来了革命性的改进：

内在的电流平衡与磁通复位：在PSFB中，变压器原边电流是双向的。PCMC通过直接控制每个半周期内原边电流的峰值，可以自然确保正负半周的伏秒积相等，从而强制变压器磁芯在每个周期末复位，从根本上避免了直流偏磁和变压器饱和的风险。这是电压模式控制难以做到的。
更优的动态响应与保护：电流内环提供了极快的瞬时响应。负载阶跃变化会立即反映在电流指令上，从而快速调整相移量。同时，逐周期限流为功率管和变压器提供了最直接的保护。
简化补偿与输入前馈：如同在基本拓扑中一样，PCMC简化了PSFB的环路设计，并自带输入电压前馈特性，使系统对宽范围输入电压的变化更不敏感。

UCD3138064A为PSFB的PCMC控制提供了“一站式”解决方案。其多路高分辨率DPWM输出、灵活的边沿生成器（EdgeGen）和内部多路复用器（IntraMux），可以巧妙地生成PSFB所需的四路初级侧驱动和两路次级侧同步整流驱动，并且所有驱动信号的关断时刻都能被同一个峰值电流比较信号同步“斩断”，实现精确的峰值电流控制。

2.3 UCD3138064A的PCMC硬件架构总览

在深入寄存器配置之前，我们需要在脑海中建立起UCD3138064A实现PCMC的硬件信号流图。整个链条涉及多个外设的协同工作：

电流采样与前端（FE2）：变压器原边电流通过采样电阻或电流互感器，转化为小电压信号，送入控制器的FE2差分输入引脚（EAP2/EAN2）。内部的可编程增益放大器（PGA）和高速EADC将其转换为数字误差值。这里的关键是，FE2被配置为PCMC比较器的正向输入端。
电流指令生成与斜坡补偿：电压环（或恒流环）的数字滤波器（Filter 0或1）输出一个代表期望电流峰值的数字量。这个值被送入斜坡模块（Ramp Module）。斜坡模块在每个DPWM周期开始时（由DPWM帧同步信号触发），以此值为起点，以一个可编程的斜率（DACSTEP寄存器控制）向上递增，生成一个数字斜坡。这个斜坡值通过内部DAC转换为模拟电压，作为PCMC比较器的负向输入端。这个叠加了斜坡的电压，就是动态的“电流指令”。
峰值电流比较：在FE2内部，有一个专用的模拟比较器，持续比较来自外部的电流采样电压（正向）和内部DAC生成的斜坡电压（负向）。当电流采样电压超过斜坡电压时，比较器输出翻转，产生一个APCMC（模拟峰值电流模式）数字信号。
故障复用与DPWM控制：APCMC信号被送入故障复用器（Fault Mux）。在故障复用器中，我们可以将这个信号路由到指定的DPWM模块的逐周期限流（CBC）输入。一旦CBC事件被触发，对应的DPWM输出会立即在当周期内关断（对于PSFB，通常是关断正在导通的斜对角开关管对），从而实现逐周期的峰值电流限制。
DPWM波形合成：对于PSFB，我们需要6路PWM信号。UCD3138064A利用其4个DPWM模块，结合EdgeGen和IntraMux，可以灵活地合成这些信号。PCMC的APCMC事件作为“斩波”点，动态决定了波形中关键下降沿的位置（如图中的X1, X3, Y1, Y3），而其他固定边沿则由DPWM的事件寄存器预先设定。

理解这个信号链是成功配置的基础。接下来，我们将分模块拆解具体的配置步骤和注意事项。

3. UCD3138064A PCMC功能模块的详细配置

3.1 前端模块（FE2）的配置：从电流采样到数字误差

前端是PCMC的“感官器官”，其配置决定了电流采样的精度和比较器的灵敏度。我们的目标是配置FE2工作于PCMC模式。

第一步：配置EADC工作模式与差分转单端默认情况下，前端EADC的输出是差分信号。但PCMC比较器是单端输入的。因此，必须启用差分转单端功能。

// 假设使用FE2 (Front End 2) FeCtrl2Regs.EADCCTRL.bit.EADC_MODE = 5; // 设置为峰值电流模式 FeCtrl2Regs.EADCCTRL.bit.D2S_COMP_EN = 1; // 启用差分转单端比较器功能

EADC_MODE设置为5，是告诉芯片将前端配置为PCMC专用的比较器模式，而非普通的ADC采样模式。D2S_COMP_EN位至关重要，它内部连接了DAC输出和比较器，没有它，比较器将无法工作。

第二步：配置模拟前端增益（AFE）AFE_GAIN位控制内部放大器的增益，直接影响输入信号的量程和分辨率。你需要根据你的电流采样网络设计来计算。

假设采样电阻为R_sense，原边峰值电流为I_pk，则采样电压为V_sense = I_pk * R_sense。
FE2的差分输入范围是-256mV到+1848mV（AFE=0时）。为了获得最佳精度，应使V_sense落在量程的中间偏上区域，同时留有一定裕量应对瞬态。
AFE增益选项为0(1x), 1(2x), 2(4x), 3(8x)。增益越高，对小信号越敏感，但量程也越小。

// 例如，如果V_sense最大为150mV，希望放大信号以提高比较精度 FeCtrl2Regs.EADCCTRL.bit.AFE_GAIN = 1; // 设置2倍增益 // 此时，等效输入量程变为 -128mV 到 +924mV

实操心得：在实际调试中，可以先用示波器观察EAP2/EAN2引脚的实际电压波形，确保其在芯片规定的共模和差模电压范围内，并且峰值电压在所选增益下的量程内，避免饱和。过小的信号会降低抗噪能力，过大的信号会导致饱和失真。

第三步：配置DAC参考值与偏置PCMC比较的基准是内部DAC输出的斜坡。DAC的初始值（即斜坡起点）由滤波器输出或特定寄存器设置。我们需要确保这个起点设置合理。

// 斜坡的起始值通常由连接至斜坡模块的滤波器输出动态提供。但也可以设置一个固定的结束值作为安全上限。 FeCtrl2Regs.RAMPDACEND.all = 0x3FF; // 例如，设置DAC满量程值作为斜坡上限（10位DAC，0x3FF对应约1.6V）

DAC的电压基准约为1.6V，10位分辨率对应约1.56mV/LSB。如果启用了4位抖动（Dithering），有效分辨率可提升至14位（约97.6μV/LSB），这对于需要精细斜率补偿的应用非常有用。

3.2 斜坡模块配置：生成精准的斜坡补偿

斜坡补偿是PCMC稳定性的灵魂。UCD3138064A的斜坡模块可以生成高度线性且斜率可编程的数字化斜坡。

第一步：连接滤波器与使能斜坡斜坡的起始值需要来自控制环路。通常，电压环滤波器（Filter 0）的输出作为电流指令。

// 在环路复用器（Loop Mux）中，选择哪个滤波器作为斜坡的起始值源 LoopMuxRegs.PCMCTRL.bit.PCM_FILTER_SEL = 0; // 选择 Filter 0 作为PCM斜坡的起始值源

第二步：计算并设置斜坡斜率（DACSTEP）这是最关键的计算之一。斜坡斜率m的单位是mV/μs。它需要抵消电流采样信号在占空比大于50%时的不稳定效应。经验公式是m > (Se - Sn)/2，其中Se是电感电流下降斜率在采样电阻上的电压体现，Sn是上升斜率。对于PSFB，通常取Se的一半作为补偿斜率是一个稳健的起点。假设我们计算后需要m = 150 mV/μs。 UCD3138064A的斜坡模块每32ns（即31.25MHz时钟周期）更新一次DAC值。DAC的LSB电压为V_dac_lsb = 1.6V / 1024 ≈ 1.5625 mV。那么，每个时钟周期需要增加的DAC值（即DACSTEP）为：DACSTEP = m (mV/μs) * (32 ns/cycle) / (1.5625 mV/LSB)简化后，得到手册中给出的公式：DACSTEP = 335.5 * m。

#define COMPENSATION_SLOPE_MV_PER_US 150.0f #define DACSTEP_COMP_VALUE ((int)(COMPENSATION_SLOPE_MV_PER_US * 335.5f)) FeCtrl2Regs.DACSTEP.all = DACSTEP_COMP_VALUE; // 写入斜坡步进值

第三步：配置斜坡触发与使能斜坡需要在每个DPWM周期开始时复位并重新开始爬升。这需要通过DPWM的帧同步信号来触发。

// 在环路复用器中，配置哪个DPWM的帧同步信号来触发斜坡模块。 // 对于PSFB，通常使用DPWM0或DPWM1作为主时钟来触发。 LoopMuxRegs.FECTRL2MUX.bit.DPWM0_FRAME_SYNC_EN = 1; // 启用DPWM0帧同步触发FE2的斜坡 // 最后，使能斜坡模块 FeCtrl2Regs.RAMPCTRL.bit.PCM_START_SEL = 1; // 选择滤波器输出作为斜坡起始值 FeCtrl2Regs.RAMPCTRL.bit.RAMP_EN = 1; // 使能斜坡模块

注意事项：DACSTEP值过小，补偿不足，可能导致次谐波振荡（表现为开关频率一半的纹波）；值过大，虽然系统绝对稳定，但会降低电流环的响应速度，削弱PCMC的动态性能。最佳值需要通过观察电感电流波形（在50%以上占空比时）或输出纹波频谱来微调。

3.3 环路复用与故障复用配置：信号路由与保护

UCD3138064A的灵活性强，也意味着信号路由配置稍显复杂。我们需要将前面产生的APCMC信号正确地引导至目标DPWM的CBC逻辑。

第一步：在环路复用器中启用并选择PCM源

// 首先，告诉环路复用器我们要使用PCMC功能，并指定使用哪个前端（FE2） LoopMuxRegs.APCMCTRL.bit.PCM_FE_SEL = 2; // 0=FE0, 1=FE1, 2=FE2 LoopMuxRegs.APCMCTRL.bit.PCM_EN = 1; // 使能模拟峰值电流模式

第二步：在故障复用器中，将APCMC信号连接到DPWM的CBC输入这是实现逐周期关断的关键一步。每个DPWM模块都有一个独立的DPWMxCLIM寄存器来控制其CBC逻辑。

// 假设在PSFB中，DPWM0A和DPWM1A是受PCMC斩波控制的主要开关管（对应斜对角的一对管） Dpwm0Regs.DPWMCLIM.bit.ANALOG_PCM_EN = 1; // 将APCMC信号连接到DPWM0的CBC Dpwm1Regs.DPWMCLIM.bit.ANALOG_PCM_EN = 1; // 将APCMC信号连接到DPWM1的CBC // 如果你的拓扑中其他DPWM也需要被峰值电流限制（例如PSFB的另外一对管），同样需要使能 Dpwm2Regs.DPWMCLIM.bit.ANALOG_PCM_EN = 1; Dpwm3Regs.DPWMCLIM.bit.ANALOG_PCM_EN = 1;

重要提示：务必查阅你所使用的具体EVM（评估板）固件或参考设计，确认APCMC信号具体连接到哪些DPWM。错误的连接会导致开关管无法被正确关断，引发过流风险。一个稳妥的做法是，让所有可能传导初级电流的DPWM通道都使能ANALOG_PCM_EN。

第三步：配置CBC故障响应行为仅仅连接信号还不够，还需要在DPWM的控制寄存器中，使能CBC故障响应模式。

Dpwm0Regs.DPWMCTRL0.bit.CBC_EN = 1; // 使能逐周期限流功能 Dpwm0Regs.DPWMCTRL0.bit.CBC_PWM_AB_EN = 1; // CBC事件同时关闭A和B输出（根据拓扑需要选择） // 同样配置其他相关的DPWM Dpwm1Regs.DPWMCTRL0.bit.CBC_EN = 1; Dpwm1Regs.DPWMCTRL0.bit.CBC_PWM_AB_EN = 1;

CBC_PWM_AB_EN位需要根据你的驱动逻辑决定。在PSFB中，通常一个CBC事件需要关断同一桥臂的上下管（或斜对角的一对管），以防止直通，所以通常需要设置为1。

4. PSFB拓扑的DPWM波形合成与配置

配置好了PCMC的核心检测与保护链路，下一步就是生成PSFB所需的复杂门极驱动波形。UCD3138064A的DPWM、EdgeGen和IntraMux模块让这一切变得可能。

4.1 PSFB的六路驱动信号需求分析

一个典型的PSFB需要驱动四个初级侧MOSFET（QT1, QB1, QT2, QB2）和两个次级侧同步整流MOSFET（QSYN1,3 和 QSYN2,4）。其理想波形如图7-7所示。关键点在于：

QT1和QB2（斜对角）同时导通/关断，QT2和QB1同时导通/关断。
通过调节QT1/QB2与QT2/QB1这两组驱动之间的相移来调节输出电压。
同步整流管的驱动需要与对应的初级侧管同步，并留有死区时间。
PCMC的斩波点（X1, X3, Y1, Y3）决定了每组对角管的关断时刻，而它们的开通时刻是固定的（由DPWM周期开始或另一个对角管的关断决定）。

4.2 DPWM模块分工与同步设置

在UCD3138064A的参考配置中，通常这样分配任务：

DPWM0 & DPWM1：配置为Normal模式，用于生成同步整流管的驱动信号（DPWM0B -> QSYN2,4; DPWM1B -> QSYN1,3）。它们的A输出可能用于其他逻辑或不用。它们的CBC事件来自PCMC。
DPWM2 & DPWM3：同样配置为Normal模式，但其输出不直接使用。它们的主要作用是提供边沿事件给EdgeGen模块。它们的CBC事件也来自PCMC。
EdgeGen (在DPWM2内)：利用DPWM2和DPWM3产生的边沿（A上升、A下降、B上升、B下降），通过逻辑组合，生成两路复杂的信号。
IntraMux：将EdgeGen生成的信号，以及DPWM1C、DPWM2C信号，路由到实际的物理输出引脚（DPWM2A, DPWM2B, DPWM3A, DPWM3B），从而形成初级侧四个开关管的驱动。

首先，设置DPWM之间的同步关系，确保所有DPWM基于同一个时钟基准：

// DPWM0作为主时钟源 Dpwm0Regs.DPWMCTRL0.bit.MSYNC_SLAVE_EN = 0; // DPWM0为主机 Dpwm1Regs.DPWMCTRL0.bit.MSYNC_SLAVE_EN = 1; // DPWM1同步到DPWM0 Dpwm2Regs.DPWMCTRL0.bit.MSYNC_SLAVE_EN = 1; // DPWM2同步到DPWM1 Dpwm3Regs.DPWMCTRL0.bit.MSYNC_SLAVE_EN = 1; // DPWM3同步到DPWM2 // 设置相位触发，使DPWM1/2/3相对于前一个DPWM有180度（半周期）相移，形成交错。 uint16_t half_period = SWITCHING_PERIOD / 2; // SWITCHING_PERIOD为开关周期计数值 Dpwm0Regs.DPWMPHASETRIG.all = 0; // 主机相位为0 Dpwm1Regs.DPWMPHASETRIG.all = half_period; Dpwm2Regs.DPWMPHASETRIG.all = half_period; Dpwm3Regs.DPWMPHASETRIG.all = half_period; // 在环路复用器中确认同步源选择 LoopMuxRegs.DPWMMUX.bit.DPWM1_SYNC_SEL = 0; // DPWM1同步源选择DPWM0 LoopMuxRegs.DPWMMUX.bit.DPWM2_SYNC_SEL = 1; // DPWM2同步源选择DPWM1 LoopMuxRegs.DPWMMUX.bit.DPWM3_SYNC_SEL = 2; // DPWM3同步源选择DPWM2

4.3 固定边沿与动态边沿的配置

固定边沿信号（DPWM1C, DPWM2C）：这些信号对应初级侧开关管的固定开通时刻（如图中的QB1, QT1）。它们实际上是由DPWM模块的C输出（与Blank B寄存器复用）产生的。

// 配置DPWM1和DPWM2的Blank B寄存器来定义C输出的脉冲位置（EV5和EV6） // 假设EV5和EV6是预先计算好的时间点 Dpwm1Regs.DPWMBLKBBEG.all = PWM1_EV5 + (4 * 16); // Blank B Begin = EV5 + 4*HRP (高分辨率周期) Dpwm1Regs.DPWMBLKBEND.all = PWM1_EV6; // Blank B End = EV6 Dpwm2Regs.DPWMBLKBBEG.all = PWM2_EV5 + (4 * 16); Dpwm2Regs.DPWMBLKBEND.all = PWM2_EV6; // 通过IntraMux将DPWM1C和DPWM2C路由到物理输出引脚DPWM3A和DPWM3B Dpwm3Regs.DPWMCTRL0.bit.PWM_A_INTRA_MUX = 7; // DPWM3A输出选择 DPWM1C Dpwm3Regs.DPWMCTRL0.bit.PWM_B_INTRA_MUX = 8; // DPWM3B输出选择 DPWM2C

动态边沿信号（通过EdgeGen生成）： EdgeGen模块可以自由组合相邻两个DPWM（n和n+1）的四个边沿（A上升、A下降、B上升、B下降），生成两路新信号。对于PSFB，我们需要用DPWM2和DPWM3的边沿来生成QT2和QB2的驱动。

// 配置DPWM2内部的EdgeGen模块 Dpwm2Regs.DPWMEDGEGEN.bit.A_ON_EDGE = 2; // EGEN_A的上升沿由 DPWM2B的上升沿触发 Dpwm2Regs.DPWMEDGEGEN.bit.A_OFF_EDGE = 5; // EGEN_A的下降沿由 DPWM3A的下降沿触发 Dpwm2Regs.DPWMEDGEGEN.bit.B_ON_EDGE = 6; // EGEN_B的上升沿由 DPWM3B的上升沿触发 Dpwm2Regs.DPWMEDGEGEN.bit.B_OFF_EDGE = 1; // EGEN_B的下降沿由 DPWM2A的下降沿触发 // 使能EdgeGen，并将其输出路由到DPWM2的A和B引脚 Dpwm2Regs.DPWMCTRL0.bit.PWM_A_INTRA_MUX = 1; // DPWM2A输出选择 EDGEGEN-A Dpwm2Regs.DPWMCTRL0.bit.PWM_B_INTRA_MUX = 1; // DPWM2B输出选择 EDGEGEN-B Dpwm2Regs.DPWMEDGEGEN.bit.EDGE_EN = 1; // 使能EdgeGen模块 // 为了保持时序一致性，建议将所有DPWM的EdgeGen使能位都打开（即使有些未使用） Dpwm0Regs.DPWMEDGEGEN.bit.EDGE_EN = 1; Dpwm1Regs.DPWMEDGEGEN.bit.EDGE_EN = 1; Dpwm3Regs.DPWMEDGEGEN.bit.EDGE_EN = 1;

关键理解：在这个配置下，DPWM2A（即QT2）的上升沿由DPWM2B的上升沿决定，下降沿由DPWM3A的下降沿决定。而DPWM3A的下降沿正是由PCMC事件（CBC）触发的动态沿（X1或Y1）。同理，DPWM2B（即QB2）的上升沿由DPWM3B的上升沿决定，下降沿由DPWM2A的下降沿决定。这样就巧妙地将固定沿和PCMC动态沿组合了起来。

4.4 死区时间与事件寄存器配置

死区时间是防止桥臂直通的生命线。在PSFB的PCMC控制中，死区时间主要通过DPWM的EVENT2和EVENT3寄存器来设置。

对于同步整流管（DPWM0B, DPWM1B）：它们的死区体现在EVENT3 - EVENT2的值上。这个差值定义了在同一个DPWM模块内，B输出相对于A输出的开启延迟（或关闭提前量）。
对于由EdgeGen生成的初级侧管：死区已经隐含在EdgeGen的边沿组合逻辑中。例如，QT2（DPWM2A）的关断（由DPWM3A下降沿触发）和QB2（DPWM2B）的开启（由DPWM3B上升沿触发）之间的时间，就构成了它们之间的死区。这个时间差由DPWM3的EVENT3 - EVENT2决定。

配置示例：

// 设置DPWM0（用于同步整流）的事件寄存器，假设需要100ns的死区 uint16_t dead_time_ns = 100; uint16_t dead_time_ticks = dead_time_ns / 4; // 假设DPWM时钟周期为4ns (250MHz) Dpwm0Regs.DPWMEV2.all = SOME_DUTY_VALUE; // EVENT2 决定DPWM0A的下降沿 Dpwm0Regs.DPWMEV3.all = Dpwm0Regs.DPWMEV2.all + dead_time_ticks; // EVENT3 决定DPWM0B的上升沿，晚于EV2，形成死区。 // 设置DPWM3的事件寄存器，其EV3-EV2的差值将影响EdgeGen生成的信号间的死区。 Dpwm3Regs.DPWMEV2.all = SOME_DUTY_VALUE_FOR_PCMC; // 这个值会被PCMC动态覆盖，但初始值要设 Dpwm3Regs.DPWMEV3.all = Dpwm3Regs.DPWMEV2.all + primary_dead_time_ticks; // 初级侧死区

重要提示：在PCMC模式下，DPWM2A和DPWM3A的EVENT2（下降沿）是被CBC事件动态覆盖的。因此，你在初始化时写入的EVENT2值只是一个“默认值”或“最大值”，实际运行中会被PCMC比较器输出的信号提前终止。EVENT3的值则决定了同模块B输出的上升沿位置，它相对于动态变化的EVENT2是固定的，因此EVENT3 - EVENT2的实际时间差是动态变化的，但这正是PCMC控制相移量的机制。

5. 系统集成、调试与常见问题排查

5.1 固件初始化流程与关键顺序

配置如此多的寄存器，顺序很重要。一个推荐的初始化流程如下：

时钟与系统初始化：配置系统时钟、使能相关外设时钟门控。
GPIO与引脚复用：将DPWM、故障输入等引脚配置到正确的功能。
DPWM基本参数：配置所有DPWM的周期、时钟预分频、输出极性等。此时先不使能PWM输出。
DPWM高级功能：配置同步关系、相位偏移、Event寄存器初始值、Blank寄存器、EdgeGen和IntraMux。
前端（FE）配置：配置FE2的增益、模式（PCMC）、差分转单端。
滤波器配置：配置电压环（Filter 0）和电流环（Filter 1）的PID系数、饱和限幅等。
斜坡模块配置：连接滤波器源、设置DACSTEP、使能斜坡。
环路复用与故障复用配置：连接PCMC信号路径，使能CBC。
ADC与保护配置：配置ADC12用于监控输入输出电压、温度等，配置模拟比较器进行过压、过流保护。
最终使能：最后一步，才使能DPWM输出（DPWMCTRL0.bit.PWM_EN = 1）和斜坡模块。

5.2 调试技巧与实测波形分析

上电调试务必谨慎，建议按以下步骤：

开环验证：先将PCMC功能禁用（LoopMuxRegs.APCMCTRL.bit.PCM_EN = 0），让系统运行在开环电压模式。使用示波器检查6路驱动波形的时序、死区是否正确，特别是EdgeGen生成的波形是否符合预期。此时可以慢慢提高输入电压，观察波形。
注入斜坡测试：保持开环，但使能斜坡模块和FE2的比较器。可以通过软件强制给滤波器的输出一个固定值，观察斜坡DAC的输出电压（可以通过芯片的DAC监控功能或外接测试点）是否按预设斜率上升。用示波器同时观察电流采样信号和斜坡电压，手动触发一个电流信号，看比较器是否会翻转。
闭环空载测试：使能PCMC，但将电流限制设得非常低，输入电压从最低开始缓慢增加。用电流探头观察变压器原边电流波形。你应该能看到每个开关周期的电流峰值被严格限制在斜坡电压所设定的值。检查电流波形是否干净，有无震荡。
负载瞬态测试：逐步增加负载，观察输出电压的动态响应。调整电压环PID参数，优化响应速度和稳定性。

关键波形检查点：

驱动波形：确认QT1/QB2和QT2/QB1是斜对角对称的，死区时间充足且一致。
原边电流波形：应该是完整的正弦半波形状，正负半周对称。峰值点应平滑，无毛刺或震荡。
斜坡电压与电流采样电压：将两者叠加显示。在每个周期开始时，斜坡电压从某个基准开始上升，电流采样电压应与之相交，交点即为关断时刻。相交点应干净利落。
同步整流驱动：应与对应的初级侧驱动有合适的延迟，确保在体二极管导通后再开启，避免反向导通。

5.3 常见问题与解决方案速查表

问题现象	可能原因	排查步骤与解决方案
无PWM输出或输出异常	1. DPWM输出未使能。 2. 时钟配置错误。 3. IntraMux或EdgeGen配置错误。 4. 同步关系混乱。	1. 检查`DPWMCTRL0.PWM_EN`位。 2. 检查DPWM时钟源和分频器设置。 3. 使用寄存器读取功能，确认IntraMux和EdgeGen配置与设计一致。 4. 检查`MSYNC_SLAVE_EN`和`DPWMMUX`同步选择寄存器。
PCMC不动作，电流不受控上升	1.`PCM_EN`或`ANALOG_PCM_EN`未使能。 2. FE2未配置为PCMC模式或`D2S_COMP_EN`未开启。 3. 斜坡模块未使能或未触发。 4. 电流采样信号未正确接入或幅值太小/太大。	1. 确认`LoopMuxRegs.APCMCTRL`和`DPWMxCLIM`寄存器。 2. 检查`FeCtrl2Regs.EADCCTRL`寄存器。 3. 检查`FeCtrl2Regs.RAMPCTRL`和`LoopMuxRegs.FECTRL2MUX`。 4. 用示波器直接测量EAP2/EAN2引脚电压，确认信号存在且在AFE量程内。
系统在中等以上占空比时震荡	斜坡补偿斜率`DACSTEP`不足。	逐步增大`DACSTEP`值，观察原边电流波形和输出电压纹波，直至次谐波震荡消失。计算公式中的系数`335.5`是典型值，可能需要根据实际系统微调。
变压器偏磁或饱和	正负半周伏秒积不等。PCMC理论上应能避免，但可能因以下原因失效： 1. 电流采样不对称（如电流互感器复位问题）。 2. FE2的正负输入引脚接反。 3. 两个半桥的驱动死区不一致。	1. 检查电流采样电路，尤其是电流互感器的复位电路。 2. 交换EAP2和EAN2的接线试试。 3. 仔细检查DPWM2和DPWM3的`EVENT3 - EVENT2`设置是否对称。
轻载效率低	同步整流驱动时序不佳，存在体二极管导通或反向导通损耗。	调整同步整流驱动DPWM（DPWM0B/DPWM1B）的`EVENT3`值，优化其开启延迟和关断提前量。可以利用UCD3138064A的同步整流死区优化外设（如果连接了UCD7138驱动器）来自动调整。
软件无法连接或调试	复位电路、电源或JTAG/PMBus连接问题。	1. 检查`RESET`引脚的上电时序和外部电容（建议2.2μF）。 2. 确认3.3V模拟和数字电源稳定，且退耦电容（4.7μF并联10nF）紧靠芯片引脚。 3. 检查JTAG或PMBus接口的接线，确认USB-TO-GPIO适配器驱动已安装。

5.4 从理论到实践的思考

配置UCD3138064A实现PSFB的PCMC控制，就像在指挥一个高度专业化的交响乐团。每个外设模块都是一个乐手，寄存器配置就是乐谱。本文为你详细解读了这份乐谱的关键章节。然而，真正的艺术在于指挥的临场调整——也就是调试。数字电源的优势在于参数调整的灵活性，但这也意味着调试的维度更多。务必养成先仿真、后开环、再闭环、从小功率到大功率的严谨习惯。充分利用TI提供的Fusion Digital Power Designer GUI工具，它可以实时监控和修改绝大多数寄存器，是调试过程中不可或缺的利器。

最后，记住PCMC的核心是电流。一切调试都应以观测到的电流波形为最终依据。一个稳定、干净、响应迅速的原边电流波形，是衡量你配置成功与否的黄金标准。当你的电源能够在满载瞬态下迅速响应，且电流峰值被牢牢控制在安全范围内时，你会感受到这种控制方式带来的力量与美感。