DDR5 DIMM时钟差分信号的PCB设计及SI分析-平芜编程栈

人工智能与第四次工业革命的兴起，促使数据中心对高速大容量内存模块的需求日益增长。为满足不断扩大的市场需求，DDR5 DIMM需支持高达7.2Gbps的速率，并采用引线键合封装技术实现基于三维堆叠芯片（3DS）的大容量内存模块。随着工作速率的提升和负载量的增加，保证最高速工作时钟信号的信号完整性（SI）变得愈发困难。DDR5 DIMM采用差分对时钟信号以获得更优的信号完整性。在PCB互连中，一对时钟信号相互靠近布置，以形成强耦合，从而减弱向其他信号线的边缘辐射和串扰。此外，该设计在共模噪声抑制和非理想参考平面问题解决方面也具有优势。

考虑到DDR5内存模块的信道环境、DRAM芯片负载量及工作速率，JEDEC标准将时钟信号的有效特性阻抗较DDR4进一步降低——DDR4的有效特性阻抗为42.5Ohm（差分阻抗85Ohm），而DDR5则为22.5Ohm（差分阻抗45Ohm）。然而，这一阻抗值仍不足以满足下一代DDR5和DDR6 DIMM对足够峰峰值电压的需求。

布线方法探讨

DDR5 DIMM中RCD与DRAM之间的时钟信号连接如图1所示。一对CK1/CK1B连接至顶层DRAM，另一对CK2/CK2B连接至底层DRAM。通常，内存模块厂商倾向于将每对时钟信号设计为被参考平面包围的边缘耦合带状线，并布置在不同层中（如图2所示）。这是因为时钟信号切换速率最高，易成为其他信号的噪声源，因此需确保时钟信号对仅在自身内部及与参考平面之间产生耦合，而不同时钟对之间无耦合。传统设计中，通常通过加宽信号线或缩短信号线与参考平面的距离来降低特性阻抗。然而，DDR5 DIMM PCB的布线密度极高，没有足够空间加宽信号线；同时，由于制造难度和成本压力，也难以减小介质材料厚度。综上，在JEDEC标准严格限制空间资源且高介电常数材料性能已达极限的情况下，时钟信号线的特性阻抗最低仅能达到20Ohm。

图1. DDR5 DIMM时钟信号的PCB互连示意图。顶层DRAM连接至CK1/CK1B，底层DRAM连接至CK2/CK2B

图3（a）和（b）展示了两种可将时钟信号特性阻抗降至20Ohm以下的新型布线方法。所提布线方法通过将工作于奇模（180°反相）的信号并排、上下相对布置，同时引入水平耦合和垂直耦合。与传统方法相比，所提方法通过另一时钟对产生更强的奇模耦合，从而增加有效总电容并降低有效总电感。最终，有效特性阻抗会根据两对时钟信号的靠近程度相应降低。需注意的是，需保证各时钟信号的布线长度一致，以尽可能使差分信号维持180°反相。否则，长度差异导致的相位延迟会使差分对无法完美工作于奇模状态，进而导致特性阻抗高于预期值。两种所提方法具有相同的特性阻抗，但基于RCD引脚位置，图3（a）的设计更适用。因此，将传统方法（图2）与新方法（图3（a））进行对比，以验证所提方法的优越性。

图2. 传统时钟布线方法的PCB横截面视图

图3. 所提时钟布线方法的PCB横截面视图（a）方法1（b）方法2

为分析特性阻抗、交流增益和峰峰值摆幅电压等电气性能，选取JEDEC标准2Rx4 RDIMM作为参考设计。参考设计所用介质材料在1GHz频率下的相对介电常数εr=3.8，损耗角正切δ=0.02，铜的电导率为5.959×10⁷[S/m]。图2和图3给出了线宽、高度等叠层信息。各段时钟信号的走线长度如下：RCD至第一个DRAM的过孔连接带状线长度为28mm；第一个DRAM至第二个DRAM、第二个至第三个、第三个至第四个、第四个至第五个DRAM的走线长度均为17mm；过孔至RCD和各DRAM的微带线长度均为0.5mm。

分析验证

表1列出了自感、互感和电容仿真结果，以及通过公式（1）和（2）计算得出的有效特性阻抗。与传统方法通过降低自感（Lself）、提高自电容（Cself）来降低阻抗不同，所提方法通过将180°反相信号（CK1与CK1B、CK2B靠近布置）提高有效互感（Lmutual）和互电容（Cmutual）。结果显示，当CK1与CK1B之间的间距为42μm时，有效特性阻抗可低至10Ohm；但由于JEDEC标准PCB叠层限制间距为62μm，因此在该间距下有效特性阻抗为13Ohm。为验证实际应用性能，后续仿真中将所提方法的信号间距设置为62μm。采用HSPICE进行频域和时域仿真，仿真所用条件和模型如图4所示。

图4. 用于频域和时域仿真的顶层及底层时钟信号对的信道条件与模型描述

表1. 电感、电容及有效特性阻抗（a）传统方法（b）所提方法（CK1-CK1B与CK2-CK2B之间的间距）

图5为当CK1B和CK2B工作于差分模式、CK2工作于共模时，采用20ps上升时间的时域反射（TDR）曲线，展示了单体DRAM（Mono DRAM）和3DS 2Rx4 RDIMM的边缘耦合布线与所提布线的CK1有效特性阻抗仿真结果。由于布线尺寸对称，所有信号的阻抗一致。从曲线左至右，展示了从RCD焊盘到第五个DRAM的信号布线阻抗分布。可以看出，RCD焊盘至第一个DRAM的布线段阻抗与表1计算结果高度吻合。所提布线方法的阻抗更低，且由于在DRAM连接过孔处观察到阻抗凹陷，其阻抗匹配性能优于边缘耦合布线。

图5. 源阻抗为50Ohm时CK1信号的时域反射（TDR）仿真结果

图6（a）和（b）展示了距离RCD最远的第五个DRAM（单体DRAM和3DS DRAM）的交流特性。由于该DRAM的PCB走线长度最长、负载最大，因此损耗最大，交流性能最差。可以看出，采用3DS DRAM时，由于负载更大，交流性能劣于采用单体DRAM的情况。所提方法展现出更宽的带宽（截止电压200mV）：对于单体DRAM，带宽从3.37GHz提升至3.78GHz（提升12%）；对于3DS DRAM，带宽从2.61GHz提升至2.85GHz（提升9.6%）。带宽扩展的原因是所提布线方法的有效特性阻抗比传统方法低10Ohm。

图6. 交流仿真结果（a）单体DRAM（b）3DS DRAM

为更直观分析，图7展示了第五个DRAM的瞬态仿真结果。值得注意的是，采用所提方法时，单体DRAM的时钟摆幅在7.2Gbps速率下仍保持在200mV以上，3DS DRAM在5.2Gbps速率下仍保持在200mV以上。该结果表明，所提布线方案在高速、高负载条件下具有更优的信号完整性（SI）性能，这与前述交流特性仿真结果一致。

图7. 第五个DRAM的峰峰值电压（a）单体DRAM（b）3DS DRAM

结论

上面展示了一种PCB布线方法，通过增强两对时钟信号之间的耦合，增加总互感和总电容，从而降低有效特性阻抗。该方法对于在不增加布线空间开销、甚至提升布线空间利用率的前提下，保证高速大容量DDR5内存模块时钟信号的信号完整性（SI）具有重要意义。

历史精选文章

DDR5 Fly-by结构传播延迟特性分析

2025-12-02

DDR5接口封装上信号传播延迟性能

2025-11-26

DDR5接口FEXT的优化

2025-10-20

DDR5 Dual In-Line内存模块的电源完整性设计与分析

2025-10-16