1. 模块概述与方案选型
1.1 L9110H是个什么样的芯片
做嵌入式开发这些年，电机驱动模块我用过不少，从最开始的L298N到TB6612，再到今天要聊的L9110H，每个模块都有自己的脾气。L9110H本质上是一颗低压直流电机驱动芯片，内部集成了两路H桥驱动电路，专门用来驱动小型直流电机、步进电机或者电磁阀这类负载。它的工作电压范围在2.5V到12V之间，连续输出电流能力大约在800mA左右，峰值电流可以到1.5A到2.5A之间，具体数值取决于散热条件和PCB布局。
很多刚接触电机控制的朋友一上来就选L298N，觉得它功率大、够劲。但实际上对于大多数教学实验、小机器人项目、智能小车这类场景，L298N那个体积和功耗完全是杀鸡用牛刀。L9110H的优势非常明显：SOIC-8封装，8个引脚搞定全部功能，外围电路只需要几个去耦电容，价格还便宜。更重要的是，它的逻辑输入电平可以直接兼容3.3V和5V，这意味着FPGA、STM32这类控制器不需要额外的电平转换电路就能直接驱动。
我最早接触L9110H是在做一个FPGA控制的循迹小车项目，当时需要同时驱动两个直流电机实现差速转向。选型的时候对比了一圈，TB6612当然性能更好，但那时候手头正好有L9110H，而且它内部集成的H桥结构让我可以省掉一堆外部MOSFET搭建电路的时间，果断就用了。实测下来这颗芯片对于小型减速电机来说完全够用，控制逻辑也简单直接。
1.2 为什么要用FPGA来控制电机
用FPGA控制电机驱动模块，很多做单片机出身的朋友觉得多此一举，毕竟一个STM32定时器输出PWM就能解决的事情，为什么要绕一大圈用FPGA？这里我得替FPGA说几句公道话。
单片机控制电机，PWM的生成要么靠硬件定时器，要么靠中断里翻转IO口。硬件定时器方案下，PWM频率和占空比的调整受限于定时器的位数和时钟源；中断翻转IO口的方案更麻烦，主循环一旦被其他任务占用，PWM的时序就会抖动。而电机驱动的PWM时序一旦不稳定，最直接的表现就是电机噪音变大、转速波动、发热增加。FPGA就不一样了，它本质上是一块可以编程的数字逻辑电路，PWM信号通过计数器比较生成，完全是硬件级别的确定性输出，每一个时钟周期都在做同一件事，没有任何软件延迟和中断抖动。
另外还有一个关键点：多路电机的同步控制。在循迹小车、机械臂、云台这类需要多个电机协同工作的场景里，FPGA可以在同一个时钟节拍下同时更新多路PWM的占空比，保证各路电机响应的同步性。单片机的串行执行模型很难做到这一点，除非用DMA加高级定时器，但那配置起来又是一堆麻烦。
所以我的结论是：如果你只是想随便转个电机，用Arduino或者STM32足够了；但如果你要构建一个需要精确时序、多轴同步、低抖动PWM的控制系统，或者想深入学习数字电路设计，那么用FPGA来控制电机驱动模块是一个非常值得投入的方向。这正是我写这篇文章的初衷：把L9110H的电路原理讲透，然后带你用Verilog一步步实现一个完整可用的电机驱动控制器。
2. 电路原理深度拆解
2.1 内部H桥结构的工作机制
L9110H内部集成了两路独立的H桥驱动电路，这个H桥结构是理解整个芯片工作原理的关键。所谓H桥，就是因为四个开关管排布成英文字母H的形状：两个高边管（接电源VCC）和两个低边管（接地GND），四个开关管中间连接着电机两端。
H桥的四个开关管不是随便就能导通的，最关键的一条铁律：同一侧的上下管绝对不允许同时导通。如果IA高电平同时IB高电平，高边导通的同时低边也导通，就等于把电源正极直接短路到地，瞬间大电流会直接烧毁芯片甚至PCB走线。L9110H芯片内部其实有逻辑保护电路来防止这种情况，但作为使用者在代码层面也绝不能依赖芯片的保护，必须从逻辑上保证不会同时输出两个高电平控制信号。
正常工作状态下，H桥有四种基本状态：IA=1、IB=0时，电流从VCC经过Q1流向电机正极，再从电机负极经过Q4流向GND，电机正转；反过来IA=0、IB=1时电流方向相反，电机反转；IA=0、IB=0时所有开关管关闭，电机处于自由滑行状态；IA=1、IB=1时电机两端都被接到VCC，电机制动。这四种状态组合就是驱动直流电机的基本动作集。
L9110H在同一个封装里放了两套这样的H桥，所以它不仅可以驱动两个独立的直流电机，也可以驱动一个四线步进电机——用两路PWM协同控制就能实现步进电机的通电时序。这是当初我选择它的一个重要原因，一个芯片覆盖多种实验需求。
2.2 控制引脚逻辑与真值表
讲到引脚逻辑，L9110H的控制方式简单得让人感动。芯片总共8个引脚：VCC、GND、OA、OB（输出到电机A端）、IA、IB（A路控制输入）、OC、OD（输出到电机B端）、IC、ID（B路控制输入）。这里稍微有点容易记混，我再强调一遍：A路电机的输出是OA和OB，控制输入是IA和IB；B路电机的输出是OC和OD，控制输入是IC和ID。
控制逻辑用真值表表示会非常清晰：
| 控制输入组合 | 电机状态 |
|---|---|
| IA=0, IB=0 | 电机自由滑行 |
| IA=0, IB=1 | 反转（持续转） |
| IA=1, IB=0 | 正转（持续转） |
| IA=1, IB=1 | 电机制动 |
这里需要特别说明的是，如果要实现PWM调速，通常的做法是保持一个引脚固定电平，另一个引脚输入PWM波形。比如电机制动状态下给IA接PWM、IB接0，就可以通过调节PWM占空比来控制电机的平均电压，从而实现转速调节。还有一点要提的是所谓的死区时间——在正反转切换瞬间，如果从IA=1、IB=0直接切到IA=0、IB=1，为了保证开关管完全关断后再打开，通常需要插入几百纳秒到几微秒的死区时间。FPGA的好处就在这，可以通过计数器精确控制死区，这是单片机定时器方案不容易做到的细节。
2.3 外围电路设计与常见注意事项
L9110H的外围电路非常简单，但简单不代表可以随便接。先说电源端的处理：VCC引脚需要接一个10uF到100uF的电解电容做储能滤波，同时在芯片引脚附近并联一个0.1uF的陶瓷电容滤除高频噪声。电机启动瞬间的电流冲击非常大，如果没有储能电容，电源电压会被瞬间拉低，可能导致FPGA或单片机复位重启。我自己就遇到过这个坑——小车一启动FPGA就重启，查了好久才发现是电源端少了储能电容。
电机输出端的处理同样重要。直流电机本质上是一个感性负载，在换向和PWM开关瞬间会产生反向电动势（反电动势）。这个反电动势如果不处理，轻则导致MOSFET开关管电压应力增大，重则直接击穿芯片。L9110H内部集成了续流二极管，所以大多数情况下不需要用户额外并联外部二极管。但如果你驱动的电机功率较大，或者PWM频率较高，建议在电机两端并联一个0.1uF电容和一个反接的TVS管，把尖峰电压钳制在安全范围内。下图是个典型的应用电路示意：
VCC (5V/12V) | +|---- 100uF -| | VCC ---|---- 0.1uF | L9110H IA --- 控制输入A IB --- 控制输入B OA --- 电机A正极 OB --- 电机A负极 GND --- 系统地另外一个容易忽略的问题，L9110H的逻辑电源和电机电源是不是一定要共用一个电源？答案是分情况。如果电机是小功率的（工作电流300mA以内），共用一个5V电源问题不大；如果电机功率较大，建议逻辑电源和电机电源分开，共地连接。这个处理方式的本质是避免电机的大电流变化在公共地回路上产生压降，影响到逻辑部分的电平判断。
3. FPGA电机控制系统设计思路
3.1 系统整体架构与模块划分
讲完了芯片本身，现在进入FPGA部分。我在这个项目里使用的开发板是Intel Cyclone IV系列，代码基于Verilog HDL编写，开发环境是Quartus II。整套电机控制系统的架构并不复杂，但模块划分的思路值得聊一聊。
系统整体分为六个模块：时钟管理模块（PLL或者简单分频）、PWM生成模块、方向控制模块、死区保护模块、编码器反馈模块（如果电机带编码器）、顶层控制逻辑模块。每个模块各司其职，通过明确的接口连接，方便单独仿真和调试。
为什么要这样拆分？核心原因是可复用性和可调试性。PWM生成模块做出来以后，不管驱动什么电机都能复用；方向控制模块把正转、反转、刹车、滑行四种状态用有限状态机实现，逻辑清晰不容易出错；死区保护模块则是安全底线，哪怕上层逻辑出现错误，硬件级别的死区保护也能防止H桥直通。这样的设计模式在做较大规模的FPGA项目时尤为重要，你可以把每个模块当成一个独立的IP核来积累，后续项目直接调用，不用从零开始敲代码。
在设计这块，我觉得刚开始接触FPGA的朋友最容易犯的毛病就是“大泥球”式设计——所有的逻辑都塞在一个always块里，信号满天飞，后面调试的时候叫天天不应。代码是给人看的，不是给机器看的，合理的模块划分本身就是在降低项目的长期维护成本。
3.2 时钟域规划与复位策略
FPGA设计的时钟规划是头等大事。我用的Cyclone IV开发板板载时钟是50MHz，而电机PWM的典型频率在20kHz左右（超过人耳听觉范围的上限就可以避免刺耳的噪音），这个跨越太大了，所以需要分频处理。
用锁相环（PLL）生成一路系统时钟加上一路低速时钟的方案可行性最高。PLL的好处在于可以保证输出时钟的相位和频率精确可控，不会出现分频计数器计数到一半被异步复位导致毛刺的问题。50MHz时钟作为主时钟驱动PWM高频计数器和状态机，PLL输出的一路20MHz时钟驱动低速控制逻辑和编码器采样。20kHz的PWM用50MHz时钟来计数，一个周期的计数范围是2500，完全足够达到精确的占空比控制。
复位信号的策略也值得多说一句。外部复位信号经过按键输入，需要先做异步复位同步释放处理，否则容易出现亚稳态问题导致系统间歇性复位异常。所谓的亚稳态，就是触发器的建立时间和保持时间没有被满足，导致输出端出现一个不确定的中间电平状态，这个状态会向后续逻辑传播，造成系统行为不可预测。处理的方法非常简单：把外部复位信号先打两拍，用两个串联的触发器消除亚稳态，再用同步后的复位信号去复位系统逻辑。
3.3 顶层状态机设计
电机的控制逻辑用有限状态机实现是最清晰的方案。我设计的状态机包含五个状态：IDLE（空闲）、FORWARD（正转）、REVERSE（反转）、BRAKE（刹车）、COAST（滑行）。状态转移条件由外部控制信号决定，可以来自按键、UART命令，或者其他上层控制模块。
这个状态机的设计看似简单，但有几个细节需要注意。第一是状态转移过程中必须经过一个安全切换序列，比如从正转切换到反转时，要先进入BRAKE状态保持一小段时间，让电机转速降下来，避免瞬间切换导致过大电流冲击。这个时间参数可以通过一个延时计数器实现。第二是每个状态里对PWM占空比寄存器的操作要遵循先更新后生效的原则，保证PWM模块采样到的占空比数值是稳定有效的，不会出现毛刺。
如果只是要求电机无脑转起来，状态机怎么设计都行。但如果想把控制系统做扎实，状态机加上安全切换逻辑是不可省的。这背后的理念跟我前面说的一样：好的设计不是把功能做出来，而是把边界情况处理干净。
4. 关键代码模块实现
4.1 PWM生成模块（含死区插入）
PWM生成是整个电机控制的核心，这里我会给出一个完整可用的Verilog代码实现。这个模块接受时钟信号、占空比设定值和一个使能信号作为输入，输出一对带死区时间插入的互补PWM波形。
module pwm_deadzone #( parameter CLK_FREQ = 50_000_000, parameter PWM_FREQ = 20_000, parameter DEAD_TIME = 500 // 单位：纳秒 * CLK_FREQ / 1e9 )( input wire clk, input wire rst_n, input wire [9:0] duty, // 0~1023，对应0%~100% input wire en, output wire pwm_out_a, // 控制引脚A output wire pwm_out_b // 控制引脚B ); localparam CNT_MAX = CLK_FREQ / PWM_FREQ - 1; localparam DEAD_CNT = DEAD_TIME * CLK_FREQ / 1_000_000_000; reg [15:0] cnt; reg [15:0] cnt_dead; reg pwm_a_reg, pwm_b_reg; reg rising_flag; // PWM边沿标志 // 周期计数器 always @(posedge clk or negedge rst_n) begin if (!rst_n) cnt <= 16'd0; else if (cnt >= CNT_MAX) cnt <= 16'd0; else cnt <= cnt + 1'b1; end // 死区延迟计数器 always @(posedge clk or negedge rst_n) begin if (!rst_n) cnt_dead <= 16'd0; else if (rising_flag || cnt_dead != 0) cnt_dead <= cnt_dead + 1'b1; else cnt_dead <= 16'd0; end // 核心逻辑：产生两路互补PWM，边沿时刻插入死区延迟 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin pwm_a_reg <= 1'b0; pwm_b_reg <= 1'b0; end else if (en) begin if (cnt < duty) pwm_a_reg <= 1'b1; else pwm_a_reg <= 1'b0; if (cnt < duty) begin if (cnt_dead >= DEAD_CNT) pwm_b_reg <= 1'b0; end else begin if (cnt_dead >= DEAD_CNT) pwm_b_reg <= 1'b1; end end else begin pwm_a_reg <= 1'b0; pwm_b_reg <= 1'b0; end end assign pwm_out_a = pwm_a_reg; assign pwm_out_b = pwm_b_reg; endmodule这个模块的PWM频率用参数化设计，可以通过调整CLK_FREQ和PWM_FREQ适配不同的时钟频率和需求。duty信号是10位宽，对应0到1023的量程，换算成占空比就是0%到100%，精度约0.1%。如果你需要更高分辨率的控制，可以扩位宽，但要注意计数器的位宽要同步扩展，否则会溢出。
死区时间的实现思路是：每当PWM占空比比较输出翻转的时刻，触发器不是立刻反映输出，而是等到死区计数器计满DEAD_CNT之后才真正翻转。这样可以在理论上保证两路输出不会在同一时刻都处于导通状态。实际应用中DEAD_CNT的大小取决于功率管的开关时间和栅极驱动电路的延迟，一般设定在500纳秒到2微秒之间，具体以实测波形为准。
4.2 方向控制与使能逻辑
有了PWM生成模块，下一步就是把PWM信号和控制引脚的逻辑连接起来。L9110H需要IA和IB两路输入来决定电机方向，我把方向控制和PWM使能逻辑合并在一个顶层控制模块中实现。
module motor_control #( parameter PWM_BITS = 10 )( input wire clk, input wire rst_n, input wire [1:0] dir, // 2'b00: 滑行, 2'b01: 正转, 2'b10: 反转, 2'b11: 刹车 input wire [PWM_BITS-1:0] speed, // 转速设定值 output wire motor_ia, output wire motor_ib ); reg [15:0] delay_cnt; reg safe_switch; // 安全切换逻辑：正反转切换时插入制动延时 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin delay_cnt <= 16'd0; safe_switch <= 1'b0; end else begin case (dir) 2'b01, 2'b10: begin if (delay_cnt < 16'd50000) delay_cnt <= delay_cnt + 1'b1; else safe_switch <= 1'b1; end default: begin delay_cnt <= 16'd0; safe_switch <= 1'b0; end endcase end end // 生成方向控制信号 reg ia_ctrl, ib_ctrl; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin ia_ctrl <= 1'b0; ib_ctrl <= 1'b0; end else begin case (dir) 2'b00: begin ia_ctrl <= 1'b0; ib_ctrl <= 1'b0; end 2'b01: begin ia_ctrl <= pwm_out; // 正转时IA输入PWM ib_ctrl <= 1'b0; end 2'b10: begin ia_ctrl <= 1'b0; ib_ctrl <= pwm_out; // 反转时IB输入PWM end 2'b11: begin ia_ctrl <= 1'b1; ib_ctrl <= 1'b1; end default: begin ia_ctrl <= 1'b0; ib_ctrl <= 1'b0; end endcase end end wire pwm_out; pwm_deadzone #( .CLK_FREQ(50_000_000), .PWM_FREQ(20_000) ) pwm_inst ( .clk(clk), .rst_n(rst_n), .duty(speed), .en(1'b1), .pwm_out_a(pwm_out), .pwm_out_b() ); assign motor_ia = ia_ctrl; assign motor_ib = ib_ctrl; endmodule这个模块的核心就是根据方向控制信号dir来决定哪一路引脚接收PWM，另一路保持低电平。正转的时候IA输入PWM、IB拉低，反转则相反。需要说明的是，上面代码里我预留了safe_switch信号，实际应用中可以把这个信号反馈给上层状态机，当电机处于安全切换等待状态时，禁止上层向RTL模块发送新的方向指令。
有一点要特别提醒：dir=2'b11这个刹车状态，我设定IA和IB同时为高电平。根据前面L9110H真值表，这是一个制动的动作。很多刚入行的朋友把刹车和停止混淆，停止（滑行）是电机断电靠惯性转，刹车是给电机两端短接通过反电动势快速停转，两者差别很大，应用场景也完全不同。
4.3 顶层集成与管脚约束
最后把这些模块全部集成起来，在顶层文件里例化电机控制模块，并做管脚绑定。这里我用的是一个双电机控制例子，用同一套PWM和方向逻辑驱动左右两个电机，实现小车基本的差速控制。
module top ( input wire clk_50m, input wire rst_n, input wire [1:0] sw_dir_left, input wire [1:0] sw_dir_right, input wire [9:0] sw_speed, output wire motor_l_ia, output wire motor_l_ib, output wire motor_r_ia, output wire motor_r_ib ); // 按键消抖与同步处理 reg [2:0] rst_sync; always @(posedge clk_50m) begin rst_sync <= {rst_sync[1:0], rst_n}; end wire rst_n_sync = rst_sync[2]; motor_control #(.PWM_BITS(10)) left_motor ( .clk(clk_50m), .rst_n(rst_n_sync), .dir(sw_dir_left), .speed(sw_speed), .motor_ia(motor_l_ia), .motor_ib(motor_l_ib) ); motor_control #(.PWM_BITS(10)) right_motor ( .clk(clk_50m), .rst_n(rst_n_sync), .dir(sw_dir_right), .speed(sw_speed), .motor_ia(motor_r_ia), .motor_ib(motor_r_ib) ); endmodule管脚约束在Quartus里用QSF文件完成。我这里使用的是DE0-CV开发板，所以把sw_dir_left、sw_dir_right和sw_speed绑定到板载拨码开关和滑动变阻器对应的引脚上。这个部分不是核心，但有一个经验值得分享：接线之前先在数据手册里查清楚选择FPGA的IO电压标准（通常是3.3V或2.5V），并确认开发板的IO电压与L9110H逻辑输入的电平兼容。如果不匹配，轻则逻辑判断异常，重则损伤引脚。
5. 实测调试过程实录
5.1 硬件接线与万用表实测
代码写完烧录进去，接下来就是最刺激的硬件调试环节。我先用电线将FPGA开发板的GPIO引脚连接到L9110H模块的IA和IB引脚上，连接的时候注意共地——FPGA开发板的GND和L9110H模块的GND必须连在一起，否则参考电压不一致，逻辑电平判断会出问题。
第一次上电，我先不让电机转，而是用万用表测控制引脚的静态电平。将dir设置为正转、speed设置为50%（约512），万用表测IA引脚的电平。PWM信号在50%占空比下，万用表测出来的电压平均值应该在2.5V左右（如果信号高电平是5V），这样既验证了控制信号没有出现东西，也验证了高电平电压值没有超出L9110H的输入范围。如果测量值接近0V或者接近5V，大概率是PWM模块的计数逻辑有问题，需要回头检查代码。
这个步骤看着简单，但能过滤掉一大部分逻辑错误。之后才真正接上电机，先用最低的占空比（5%~10%）试转，观察电机转向是否正确、是否有卡顿、是否有异响。低速试转如果不正常，高速状态只会更乱，所以这一步绝对不要跳过。
5.2 示波器观测PWM波形与死区验证
如果手头有示波器，这个环节能给设计做个全面体检。把示波器探头接到电机控制引脚上，观察PWM波形的频率、占空比和死区时间。
PWM频率的观测：在20kHz的设定下，示波器屏幕上应该能看到周期50微秒的方波信号。如果频率偏差很大，首先要检查PLL配置是否正确，以及分频计数器的CNT_MAX参数有没有算对。占空比的观测：设speed为50%，示波器上高电平持续时间应该是25微秒左右。这个如果没问题，说明PWM生成模块工作正常。
死区时间验证是我认为最值得做的测试。把两个探头分别接到IA和IB上，在示波器上调出双通道显示，放大到PWM的翻转沿，你应该能看到两路信号并不是同时翻转的，中间间隔了一段时间（死区时间）。这个时间间隔与DEAD_TIME参数设定一致就说明死区插入逻辑生效了。如果没有示波器，也可以通过不断增大DEAD_TIME观察电机发热情况的变化来间接验证，但精度就差多了。
5.3 实际运行效果与电机状态观察
所有波形验证通过后，我进行了完整的运行测试。用开发板的拨码开关控制方向，滑动变阻器控制速度，连续运行了30分钟。整体表现稳定：电机启动平稳、加速过程线性、正反转切换干脆，没有出现失控或者过热保护的情况。
在运行过程中用手触摸L9110H芯片表面，温升在可接受范围内，用手摸有明显暖意但不烫手。这说明模块内部的MOSFET导通电阻和开关损耗控制得不错。如果芯片发烫严重，就要复盘PWM频率是不是太高（开关损耗增大）或死区时间是不是太短（出现瞬间直通）。这是判断整个设计质量的另一个重要指标。
6. 常见高频问题与排查方向
6.1 电机不转或无力
这是最多的提问方向。如果代码烧录成功但电机纹丝不动，按以下顺序排查：先确认电源是否正常供电，然后用万用表测L9110H的VCC与GND之间的电压，是否在芯片工作范围内。接着检查控制引脚的电平是否变化，如果IA引脚一直为低电平，说明FPGA输出的PWM没有到达引脚，多半是管脚约束没配好或者IO被复用了。如果引脚有PWM但电机还是不转，用万用表电阻档测电机两端是否断路。还有一种情况：电机单独供电而控制电路用一个电源，两边的地没有共起来，也会导致控制信号无效。
如果电机能转但是转速明显偏低、力矩很小，优先考虑电源的电流输出能力。很多USB供电的电源接口只能输出500mA左右，带不动稍大功率的电机。另外，PWM占空比设定值如果只是很小的话，电机平均电压低，自然转得慢。需要区分是硬件限流还是软件参数设置问题。
6.2 正反转切换异常或冒烟
正反转切换异常通常跟死区时间设置不合理有关。如果从正转直接切到反转的瞬间，H桥上下管导通重叠的时间过长，就会产生巨大的短路电流。虽然L9110H内置保护电路，但你不能拿芯片的保护当饭吃。解决办法是把死区时间调大，并在状态机层面加入切换等待逻辑，让电机先减速再反转。
冒烟情况的出现基本上可以断定是硬件级的直接短路。大概率是接线错误导致电源正负极反接，或者电机输出端对地短路。遇到这种情况务必立即断电检查，不要反复上电试。电路板上有烧焦痕迹的芯片就直接换掉，因为内部已经发生过热损坏，即使表面看起来还正常，实际性能也会大打折扣。
6.3 FPGA引脚输出不稳定的排查
FPGA引脚输出不稳定的现象，通常表现为用万用表或示波器测量时电平抖动、随机跳变。最常见的原因是地线连接不良，导致参考电压不稳定；其次是FPGA的IO电压标准设置错误，比如应该设置成3.3V LVCMOS却设置成了2.5V，导致输入高电平阈值与L9110H的输出电平不匹配。
还有一个容易被忽视的原因：复位信号没有做同步处理导致系统间歇性复位。前面提到过亚稳态问题，如果外部复位按键在按下和释放的瞬间产生抖动，抖动信号直接作为同步复位输入会导致逻辑内部各个寄存器复位时间不一致，系统恢复工作后处于一个错误的状态。用两拍同步器处理一下基本就能解决。
6.4 常见问题速查表
| 现象 | 可能原因 | 排查动作 |
|---|---|---|
| 电机完全不转 | 电源未共地/供电不足 | 检查电源连接，确保共地 |
| 电机转但无力 | 电源限流/PWM占空比过低 | 换大电流电源，提高占空比 |
| 正反转切换抖动 | 死区时间过短 | 调大DEAD_TIME参数 |
| 芯片发热严重 | PWM频率过高/死区不足 | 适当降低PWM频率至20kHz以下 |
| 控制引脚电平异常 | IO电压标准不匹配 | 检查Pin Planner中的IO标准设置 |
| 随机复位重启 | 复位信号亚稳态 | 增加双触发器同步器 |
7. 性能对比与优化空间分析
7.1 与L298N及TB6612的差异对比
做电机驱动选型时免不了对比参数。这里我整理一份L9110H、L298N和TB6612的核心参数对照，可以作为选型参考。
| 参数 | L9110H | L298N | TB6612 |
|---|---|---|---|
| 工作电压 | 2.5V~12V | 5V~46V | 2.7V~5.5V |
| 连续输出电流 | 0.8A/通道 | 2A/通道（峰值3A） | 1A/通道 |
| 控制方式 | 两路IO/PWM | 使能+方向+PWM | 使能+方向+PWM |
| 导通压降 | 较低 | 较高（约2V压降） | 低 |
| 封装/尺寸 | SOIC-8/极小型 | 多引脚/体积大 | QFN/小型 |
| 外围电路 | 极少 | 必须外加续流二极管 | 少 |
| 典型应用 | 小型机器人、玩具 | 大功率电机、机器人底盘 | 小型机器人、平衡车 |
L298N最大的问题不是驱动能力，而是导通压降太大，两个MOSFET串联的压降接近2V，这意味着12V供电实际到电机两端只有10V，功耗的一部分变成了热量浪费在芯片上。L9110H和TB6612使用的是低导通电阻的MOSFET，压降能做到0.1V到0.5V级别，效率要高得多。
7.2 FPGA方案的扩展升级方向
目前这套系统已经完成了基本的电机驱动控制，但距离一个完整的机器人控制系统还有不少扩展空间。从实用角度，我建议你接下来关注这几个方向。
编码器反馈闭环是很值得尝试的第一个扩展。给电机加装霍尔或者AB相编码器，用FPGA的IO引脚采集编码器信号，通过正交解码模块计算出电机实际转速，然后与设定速度做PID运算，根据误差实时调整PWM占空比。FPGA做PID的优势在于可以做到微秒级的调节周期，闭环响应速度比单片机快一个量级。我自己在调试过程中发现，同样的机械结构，开环控制时手轻轻一推转速就会变化，闭环之后明显稳得多。
多电机同步控制也是一个大的方向。前面提到FPGA在同步性上的天然优势，如果你要做的平台有四轮驱动或者机械臂多关节控制，可以在当前代码基础上例化更多motor_control模块，用同一组时钟和复位信号同步驱动。让多个电机严格同步启动、停止和调速，这对于路径规划的精度至关重要。
把控制逻辑接入CPU总线是一个更进阶的玩法。用Nios II软核或者ARM硬核处理器通过AXI总线访问FPGA中的PWM控制寄存器，实现软件可配置的电机控制。这样既保留了FPGA硬件实时性的优点，又能利用软件灵活配置各种控制策略。
8. 写在最后的一些体会
用FPGA驱动L9110H这个项目，前前后后折腾了大概一周时间。回头总结，最大的收获不是代码本身，而是建立了一整套从芯片数据手册入手、理解电路原理、设计数字逻辑、硬件联调验证的完整方法论。
很多初学的朋友拿到一个芯片上来就急着写代码，结果代码写完了发现引脚定义搞错了，或者电平不匹配导致芯片不工作，然后陷入无休止的调试循环。我的建议是：动手之前先把数据手册完整看一遍，重点关注电气参数、逻辑真值表和应用电路三个部分，把芯片的脾气摸清楚了再开始设计。这个习惯放在任何芯片上都是通用的。
另外在代码层面，模块化的设计习惯要刻意培养。虽然在一百行代码的项目里体现不出太大差别，但代码量一旦上到几千行，好的架构和差的架构调试效率差距是十倍以上的。这个项目里每一个模块都可以单独做仿真验证，等到硬件联调的时候基本一次通过，这省下的时间远比多写几十行例化代码要多。
如果你也对用FPGA控制电机这套体系感兴趣，建议不要只停留在运行例程这一步，而是尝试增加闭环反馈、扩展更多路电机、甚至加入无线控制。技术在项目中才能真正掌握，从现在开始动手吧。
