异步与自定时处理器设计：原理、发展与应用前景
1. 引言
大多数微处理器依赖时钟信号来控制和同步内部操作。时钟信号虽带来设计便利，是众多自动化设计工具的基础，但也会引发诸多问题，如产生过多电磁干扰、消耗大量功率，还会强制所有电路功能以相同速率运行。因此，设计无中央时钟的微处理器吸引了部分设计师的关注，如今无时钟设计不仅可行，且已有商业产品问世。
2. 异步设计的动机
2.1 功耗问题
CMOS 电路在开关过程中消耗大量功率。同步模型假定所有状态保持元件定期且同时时钟控制，但许多元件状态变化并不频繁。此外，将快速时钟信号分配到系统各部分且保持同相会消耗大量功率，时钟信号功耗占总功耗的比例可达 40%。在对功耗敏感的应用中，虽可采用时钟门控技术降低部分闲置器件的功耗，但这会增加设计复杂度，若管理不当还会引入时钟偏差。
异步电路本质上是事件驱动的，按需处理任务，无需时停止工作。设备的每个部分都能自动实现这一点，任何子电路或整个处理器都可瞬间关闭和重启，仅消耗完成任务所需的功率。
2.2 时钟分配与模块化
随着集成度不断提高，越来越多不同的子系统可集成到单个设备中，常以商业 IP 模块形式构成片上系统（SoC）。实现时序收敛，即让所有设备以期望的时钟速率协同工作，变得愈发困难，尤其是时钟频率上升和设备数量增加时。
在异步系统中，每个子系统可按自身速率处理任务。慢速模块虽会使系统变慢，但不会导致功能故障。因此，异步系统比全局同步系统更便于集成不同子系统。目前，全局异步、局部同步（GALS）系统是一种有吸引力的折中方案，通过异步总线或网络连接时钟控制的组件来解决时序收敛问题。 </
