最近做一个FPGA板卡的以太网通路，主控是Xilinx Artix-7，开发环境用的Vivado 2018.3，PHY芯片选了裕太微的YT8531SH，IP核用的是Vivado自带的AXI 1G/2.5G Ethernet Subsystem。整套流程从IP配置、管脚约束到现场调试，前后折腾了快一周。中间踩了不少文档里根本不会写的坑，所以把这套完整流程和避坑记录整理出来，希望对同样在Vivado 2018.3下用Xilinx千兆网IP核配国产PHY的工程师有帮助。
这篇文章不是从零开始的FPGA教程，默认你已经会建Vivado工程、会写简单Verilog、知道什么是综合和实现。我会把重点放在IP核怎么配、YT8531SH怎么初始化、RGMII时序怎么约束、以及现场调试时真正影响成败的细节上。
1. 项目缘起：为什么是Vivado 2018.3 + YT8531SH
1.1 芯片选型和方案确认
先说选型背景。Vivado 2018.3是我这边项目里用的固定版本，客户环境、版本管理、依赖库都锁死了，所以没有选择更新版本的空间。这个版本在Artix-7和Kintex-7上非常成熟，使用量大，网上资料多，遇到问题容易找到参考，适合做工业级产品开发。
PHY芯片的选择当时纠结过一阵，最开始提的方案是Marvell的88E1512，性能和兼容性都没话说，Xilinx参考设计里也大量使用。但考虑到供货周期、成本、国产化要求，后来换成了裕太微的YT8531SH。这颗芯片在引脚定义和寄存器设计上和88E1512有不少相似之处，但并不是完全一样，直接套用88E1512的初始化代码会出问题，这一点后面会详细讲。
YT8531SH支持10/100/1000M自适应，带有RGMII和SGMII两种MAC侧接口，我这边板卡布线用的是RGMII，核心电压支持1.8V/2.5V/3.3V，单路千兆PHY，封装是QFN，焊接和Layout都还算友好。选它的另一个原因是可以内部集成LDO，3.3V单电源就能工作，省了一路电源设计。
这里提个建议：如果你是在做全新设计，不要因为“兼容88E1512”就直接套用老项目的初始化配置，YT8531SH有一些寄存器定义存在差异，特别是RGMII时钟延迟控制寄存器，务必以芯片官方数据手册为准。
1.2 RGMII与GMII的取舍
很多人问，为什么不用GMII？GMII是老牌接口，8位数据线加时钟和控制，引脚数量多，在千兆速率下需要24根信号线，对于中小板卡来说布线压力比较大。RGMII的出发点就是减少引脚数量，把8位数据线压缩成4位，用双沿采样来实现相同吞吐率，信号的逻辑关系更紧凑。
RGMII在千兆模式下，时钟频率125MHz，TXD[3:0]在时钟上升沿发送低四位D0-D3，下降沿发送高四位D4-D7，TX_CTL信号类似，上升沿表示TX_EN有效，下降沿表示TX_ERR有效。接收方向RXD和RX_CTL也是同样的双沿采样规则。也就是说，同样的物理引脚，吞吐率比单沿采样提升了一倍。
代价是时序裕量变小。GMII是单沿采样，对建立时间要求相对宽松；RGMII要求时钟和数据之间有严格的相位关系，通常需要发送端提供一定延迟，或者接收端用IDELAY做调整。这也是后面调试中最大的坑之一，提前了解这一点，能少走很多弯路。
1.3 整体系统架构
从数据流向上看，整条链路是：FPGA内部逻辑通过AXI4-Stream接口把数据送进Xilinx千兆网IP核，IP核内部完成MAC层处理和RGMII编码，然后通过RGMII引脚送到YT8531SH，PHY再把信号转换成差分对送到RJ45网口。接收方向反过来，来自网线的差分信号经过PHY转换成RGMII，IP核解码后通过AXI4-Stream送回到用户逻辑。
这里有个容易忽视的问题：Xilinx AXI Ethernet IP核的MAC层实现是完整的，但它内部不包含PHY，必须外接一颗物理层芯片。IP核和PHY之间通过RGMII管脚连接时，IP核默认已经做好了DDR寄存器（IODDR/IDDR）的处理，用户不需要自己写DDR逻辑，但前提是IP核配置选对接口模式。
2. Vivado工程搭建与IP核详细配置
2.1 Vivado 2018.3环境准备与版本选择
Vivado 2018.3在官网可以直接下载，安装包比较大，Windows版大约20多GB，安装时推荐把Vivado HL WebPACK或者HL Design Edition都勾上。需要注意的是，Artix-7全系列在WebPACK版本里都够用，如果是Kintex/Virtex的高端芯片，可能需要Design Edition授权，这点在安装前要确认清楚。
License问题也是老生常谈。2018.3版本对License的校验比较宽松，如果你只有Vivado HL WebPACK的免费License，在Project Settings里能看到IP核的状态，AXI Ethernet IP核属于免费IP，不需要额外购买License，直接能生成比特流。
安装过程中如果遇到WinPcap相关提示，不用管它，那是Vivado硬件管理器用于网络调试的附加组件，装不上不影响编译和本地JTAG调试。
版本选择方面，除非项目强制，否则不建议在这个方案里用太新的Vivado或者太老的版本。2018.3对AXI Ethernet IP核的支持很完整，时序收敛也好做，换成2020以后版本时，IP核的接口定义和约束模板会有细微变化，需要重新适配。
2.2 AXI Ethernet Subsystem IP核参数逐项解析
在Vivado里打开IP Catalog，搜索“AXI 1G/2.5G Ethernet Subsystem”，双击进入配置界面。这个IP核就是Xilinx千兆网MAC核的现代版本，内部集成了MAC层、RGMII/GMII/SGMII物理接口编码、以及AXI4-Lite管理接口。
第一个关键参数是Speed Support，选10/100/1000Mbps。如果只需要千兆，也可以选1000Mbps only，但实际项目中建议保留10/100/1000自适应，方便和不同交换机对接时降速协商。
第二个关键参数是Physical Interface，选RGMII。这一步选错后面所有东西都会乱套。选RGMII后，IP核会自动生成rgmii_txc、rgmii_tx_ctl、rgmii_txd[3:0]、rgmii_rxc、rgmii_rx_ctl、rgmii_rxd[3:0]这些引脚。
第三个是Reference Clock Frequency，这个参数决定了PHY参考时钟频率。YT8531SH的参考时钟可以接25MHz、50MHz或者125MHz，具体要看你的板卡原理图怎么设计。我的板卡用的是25MHz晶振直接给PHY，所以这里根据实际选择。
AXI4-Lite Management Interface选项建议打开，这样可以通过MDIO访问PHY寄存器，调试时非常关键。
还有一个容易忽视的选项是Shared Logic，选择Include Shared Logic时，IP核会自包含时钟管理、复位逻辑、IDELAYCTRL等公共资源，适合快速验证。选择Exclude Shared Logic时，这些资源需要用户在顶层自己例化，适合做集成度更高的系统。第一次调试建议选Include Shared Logic，减少自己写逻辑的出错概率。
配置完成后点击Generate Output Products生成IP核。可以在Sources窗口看到IP核的例化模板和约束文件，这些约束文件是自动生成的，包含RGMII引脚的部分时序约束，后续可能还需要手动补充。
2.3 RGMII管脚分配与bank电平检查
RGMII的12根信号线都是单端信号，电平标准要和PHY的供电电压匹配。YT8531SH的RGMII接口电平由PHY的VDDIO决定，一般是2.5V或者3.3V，对应FPGA侧的IO Bank电压也必须设置成一致。
如果FPGA侧的Bank电压配错，比如PHY输出3.3V，FPGA的Bank却设成2.5V，轻则信号采样错误，重则烧毁IO资源。在XDC里设置IOSTANDARD时，要严格选择LVCMOS33或者LVCMOS25，并且检查该Bank的VCCO引脚电压。
我的板卡上YT8531SH的VDDIO接的是3.3V，所以FPGA侧的RGMII引脚全部设置为IOSTANDARD LVCMOS33。这里有一个细节：Artix-7的HP Bank支持更高性能，RGMII信号建议放在HP Bank上，时序会更好收敛。如果实在只能放HR Bank，也不是不能用，但要更加注意输出延迟约束。
时钟信号方面，rgmii_txc由FPGA输出125MHz时钟，这个名字虽然叫时钟，但在XDC约束里它既是时钟源又是数据输出引脚，比较特殊。rgmii_rxc由PHY输入到FPGA，是125MHz的源同步时钟，两个时钟需要分别创建Clock约束。
3. YT8531SH初始化与MDIO管理
3.1 上电复位时序要求
YT8531SH的复位时序有几个关键时间点。首先，芯片上电后需要等待供电稳定，一般要求电源电压达到规定值后延时至少10ms，然后给PHY的复位引脚拉低，复位脉冲宽度至少10ms，复位释放后再延时一段时间才能开始MDIO配置。
很多人第一次调PHY，上电后马上就去读寄存器，结果读到0xFFFF，其实就是复位还没完成。我后来养成的习惯是：FPGA逻辑里做一个上电延时计数器，至少等100ms之后再开始访问PHY，虽然保守，但稳定性好很多。
另外，YT8531SH的复位引脚上有内部上拉，硬件上一般不需要外部再加电阻，但复位引脚不能悬空，否则芯片有可能一直处于复位状态。复位释放瞬间PHY会尝试自发自检，这段时间MDIO操作不响应是正常的。
3.2 读PHY ID确认通信正常
MDIO接口一共两根线，MDC是时钟，MDIO是双向数据线。MDC最高频率一般是2.5MHz，FPGA内部生成时钟时最好不要超过这个频率，否则PHY可能响应异常。
读PHY ID是验证MDIO通信是否正常的第一个动作。YT8531SH的PHY ID分布在寄存器2和寄存器3，寄存器2保存高16位，寄存器3保存低16位。读取方法按照IEEE 802.3规定的MDIO帧格式：前导码32位全1，然后是起始码01，操作码10表示读，接着是5位PHY地址、5位寄存器地址、2位转换周期，最后读取16位数据。
FPGA里实现MDIO的代码量不大，可以用状态机来完成。关键是方向控制，MDIO在读操作时，在转换周期之后，PHY会开始驱动数据线，FPGA这边必须在正确的时机把IO方向从输出切换成输入，否则会总线冲突。
读到的PHY ID如果和YT8531SH数据手册上的值一致，说明MDIO链路、PHY地址、硬件连接都没问题。这一步是整个调试的基础，ID读不出来，后面所有配置都是空中楼阁。
3.3 RGMII时钟延迟配置和强制速率设置
YT8531SH有一个非常关键的寄存器，就是RGMII时钟延迟控制，这个寄存器控制发送方向和接收方向是否需要插入时钟延迟。
RGMII为什么需要延迟？因为源同步接口中，接收端需要用时钟边沿去采样数据。理想情况是数据在时钟边沿附近稳定，但实际上是随着布线长度、PCB寄生参数、芯片内部延迟的不同，数据和时钟的相位关系会发生偏移。RGMII规范要求数据在时钟上升沿和下降沿的中间位置变化，即数据有效窗口的中心点对齐到时钟边沿上。为了实现这个效果，通常在发送端对时钟加约2ns的延迟，或者在接收端对数据加约2ns的延迟。
YT8531SH的延迟控制寄存器和Marvell 88E1512不完全一样。Marvell常见的是寄存器0x0004的bit7控制RX delay、bit6控制TX delay，但YT8531SH的手册里这个寄存器可能在0x001A或者0x0004，具体地址以手册为准。我的板卡实测下来，需要同时打开PHY的TX delay和RX delay，FPGA侧的IP核才能稳定采样。
设置速率的寄存器也很重要。如果做调试，建议把自动协商关闭，直接强制1000M全双工，配置方式是设置BMCR寄存器（寄存器0）bit13=1表示1000M，bit8=1表示全双工，bit12=0关闭自协商。这样做的好处是链路参数明确，排除了自协商过程中双方能力协商不一致的干扰。等强制模式调通后，再打开自协商做兼容性验证。
4. 核心实现：例化、约束与调试通路
4.1 IP核例化与顶层接线
配置完IP核并生成输出产品后，可以在Vivado的IP Sources里找到例化模板。把模板复制到自己的顶层文件里，填写对应的信号名。
下面是一段简化后的例化示例：
axi_ethernet_0 u_axi_ethernet_0 ( .gtx_clk (clk_125m), .rgmii_txd (rgmii_txd), .rgmii_tx_ctl (rgmii_tx_ctl), .rgmii_txc (rgmii_txc), .rgmii_rxd (rgmii_rxd), .rgmii_rx_ctl (rgmii_rx_ctl), .rgmii_rxc (rgmii_rxc), .axis_tx_tdata (axis_tx_tdata), .axis_tx_tlast (axis_tx_tlast), .axis_tx_tready (axis_tx_tready), .axis_tx_tuser (axis_tx_tuser), .axis_tx_tvalid (axis_tx_tvalid), .axis_rx_tdata (axis_rx_tdata), .axis_rx_tlast (axis_rx_tlast), .axis_rx_tuser (axis_rx_tuser), .axis_rx_tvalid (axis_rx_tvalid), .clk (clk_125m), .reset (!rst_n), .mdio (mdio_io), .mdc (mdc_o), .s_axi_lite_awaddr (s_axi_awaddr), // ... 其他AXI4-Lite接口信号 );需要注意的几点：
gtx_clk是MAC侧的用户时钟，在千兆模式下必须是125MHz，而且要和rgmii_txc保持同源关系。我这边用MMCM把板上50MHz时钟倍频到125MHz，再同时送到gtx_clk和逻辑侧。
reset信号是高有效复位，注意别接反了。
mdio是三态信号，Verilog里要用inout类型，并且配合方向控制信号从IP核里引出。IP核的mdio_tri_t信号如果存在，需要把它接到三态缓冲器的控制端。
4.2 关键XDC时序约束写法
Vivado在生成IP核时会自动带上部分约束，但RGMII接口的外部时序约束需要自己补。这是整个工程里最容易出现时序违例的地方。
千兆RGMII的时钟周期是8ns，rgmii_txc是源同步输出时钟，rgmii_txd和rgmii_tx_ctl是源同步输出数据。为了满足YT8531SH的建立保持时间要求，需要对输出数据做延迟约束。常见写法是：
create_clock -period 8.000 -name rgmii_txc [get_ports rgmii_txc] create_clock -period 8.000 -name rgmii_rxc [get_ports rgmii_rxc] set_output_delay -clock [get_clocks rgmii_txc] -max 1.500 [get_ports {rgmii_txd[*] rgmii_tx_ctl}] set_output_delay -clock [get_clocks rgmii_txc] -min 0.500 [get_ports {rgmii_txd[*] rgmii_tx_ctl}]约束数值怎么定？这里要从PHY数据手册的时序参数出发。YT8531SH对RX方向数据的建立时间约为1ns，保持时间约为1ns，那么FPGA输出到PHY的数据相对于输出时钟的延迟窗口，就要保证PHY侧能满足这个要求。不同板卡的布线长度不同，实际值需要根据时序报告调整。
接收方向约束也类似：
set_input_delay -clock [get_clocks rgmii_rxc] -max 2.200 [get_ports {rgmii_rxd[*] rgmii_rx_ctl}] set_input_delay -clock [get_clocks rgmii_rxc] -min 0.000 [get_ports {rgmii_rxd[*] rgmii_rx_ctl}]输入延迟的数值来源，是PHY在输出数据时的时钟到数据输出延迟（clock-to-out）加上PCB走线延迟。YT8531SH的RGMII输出延迟典型值在0.5ns到2ns之间，具体数据要看手册。如果手工约束后出现时序违例，优先检查这些延迟值是不是设置得过于乐观。
还有一点容易踩坑：rgmii_txc虽然是时钟，但它在FPGA里是由ODDR输出的，本质上是一个“时钟输出”也是“数据输出”，Vivado有时会把它当成普通输出端口。约束后如果遇到DRC报错，比如端口类型冲突，需要检查是否使用了合适的set_output_delay写法，必要时参考Vivado自带的RGMII约束模板。
4.3 使用ILA和MDIO调试模块检查运行状态
硬件调试是整个流程中最耗时的一环，我强烈建议在FPGA工程里预埋一个ILA核，观察以下信号：
- rgmii_txc和rgmii_rxc的时钟频率是否正常，ILA里可以看时钟计数。
- mdio的读写时序，特别是读数据时mdio_io的方向切换。
- axis_rx_tvalid和axis_rx_tdata，确认MAC是否成功收包。
另外，AXI Ethernet IP核自带MDIO接口，但如果你想在调试时手动控制PHY寄存器，不被IP核的固有限制卡住，可以自己写一个简单的MDIO主机模块，通过AXI4-Lite或者一组寄存器接口来控制MDC和MDIO，然后在ILA里观察时序。
我自己调试时常用的流程是：
- 先用ILA抓MDC和MDIO，确认PHY ID能读出来。
- 配置YT8531SH的延迟寄存器，再读回来验证寄存器写入是否成功。
- 检查BMCR寄存器，确认PHY处于强制1000M全双工模式。
- 看BMSR寄存器（寄存器1）的link状态位，确认物理链路已建立。
- 最后通过FPGA逻辑往MAC发一个已知的UDP或者ARP包，抓axis_tx/axis_rx信号，验证数据通路收发正常。
如果ILA资源不够，可以减少采样深度，比如只抓1024深度，优先保证能观察到关键跳变。
5. 避坑记录：问题现象、原因与解决
5.1 MDIO一直读到0xFFFF，通信没建立
这个现象最典型，初次上电调试几乎必踩。可能原因有三个：PHY地址不对、复位没有完成、MDC时钟频率过高。
先查原理图确认PHY地址。YT8531SH的PHY地址通常由芯片的PHYAD[2:0]引脚上下拉决定，常见配置是3'b011即地址0x03，但也可能是0x00或者0x1F。我的板卡就是默认0x03，但之前有一版硬件把PHYAD引脚接错了，导致读0x03读不到，最后把所有地址都扫一遍才找到真正的地址。
解决办法：FPGA里写一个小循环，遍历PHY地址0到31，分别读寄存器2和3，打印或抓取结果。这样能快速定位PHY实际地址。
复位没完成的问题前面说过，上电后至少等待100ms再开始MDIO访问。MDC频率建议降低到1MHz左右来调试，排除时序问题。
5.2 链路协商不上，或者协商到了百兆
YT8531SH上电后默认是自协商模式，但如果MAC侧和PHY侧的速率能力不匹配，协商结果可能就是100M或者协商失败。特别是当你把MAC配置成千兆，而PHY因为寄存器没配置好而停在百兆模式时，两边速率不一致，就会出现物理层link ok但帧收发完全不通的诡异现象。
解决方案是先强制PHY工作在1000M全双工模式，关闭自协商，等MAC侧也固定到1000M，确认链路稳定后，再打开自协商测试兼容性。强制模式的操作方式是写BMCR寄存器，bit13置1、bit8置1、bit12置0。
还有一个容易忽略的问题：如果YT8531SH的RGMII延迟寄存器没有配置对，PHY虽然在物理层链路能建立，但MAC侧采样数据会出错，表现为link up但收不到正确帧。所以链路协商失败时，不要只查协商配置，也要回头确认RGMII延迟寄存器。
5.3 数据收发偶发误码，问题出在RX delay
千兆RGMII调试中最难查的就是偶发误码：链路正常建立，ping偶尔能通，跑大流量时丢包率特别高，用ILA抓数据能看到rx数据偶尔出现错位。
这种情况下，最值得怀疑的就是RGMII的接收方向时钟延迟配置不对。YT8531SH输出RX_CLK和RXD数据时，如果延迟控制寄存器里RX delay没打开，FPGA接收到的RXD数据相对于RX_CLK可能不满足建立保持时间，导致采样出错。
解决方式是打开PHY的RX delay和TX delay。可以尝试四种组合：RX delay开/关、TX delay开/关，逐一测试，观察丢包率变化。我这边最终是RX delay和TX delay都开启，配合FPGA侧约束，丢包率降到零。具体寄存器地址以YT8531SH数据手册为准，市面上流传的一些兼容88E1512的写法不完全适用。
5.4 时序违例，经常出现在综合后实现阶段
实现阶段报出时序违例，主要集中在这几处：
- rgmii_txc的生成路径
- rgmii_txd/rgmii_tx_ctl的输出路径
- rgmii_rxd/rgmii_rx_ctl的输入路径
- 逻辑中跨时钟域没处理好
RGMII时序违例最常见的原因，是Vivado里创建时钟的位置不对。比如你直接在XDC里对rgmii_txc创建了时钟，但这个端口其实是ODDR输出，Vivado会认为它是数据端口同时又定义成时钟，产生DRC冲突。解决方法是参考Xilinx AR# 53641或IP自带的约束模板，使用create_clock正确声明源同步时钟，并确认ODDR约束完整。
另一个容易忽略的问题是IDELAYCTRL的参考时钟。如果IP核配置了IDELAY用于输入延迟，但IDELAYCTRL的参考时钟没约束或者频率不对，会导致输入延迟不可控，实现后serpentine时延计算失败。在Include Shared Logic模式下，IP核会自动连接IDELAYCTRL，但参考时钟必须保证约束为200MHz。
如果实现后报告里出现WNS（最差负裕量）是负数，优先打开时序报告，看是哪条路径的slack最差，针对性调整set_output_delay和set_input_delay的数值，不要盲目改代码。
6. 总结与实操心得
这套Vivado 2018.3 + Xilinx AXI Ethernet IP核 + YT8531SH的千兆网方案，调通之后整体稳定性还是不错的，数据吞吐率在千兆线速下没有明显的性能瓶颈，国产PHY的表现也超出了我一开始的预期。
根据我这次项目的实际经验，给后续做同类板卡的工程师提三点建议：
第一，先读ID、再配置、再测链路，这个顺序不要跳。MDIO通信是PHY调试的起点，ID读不出来，后面任何操作都是在盲调，只会浪费时间。
第二，RGMII延迟是调试的重中之重。YT8531SH的RGMII delay寄存器配置，务必以裕太微官方数据手册为准，不要完全照搬任何其他PHY的初始化代码。调试时预留一个通过寄存器开关delay的功能，方便现场排查误码问题。
第三，Vivado生成的IP约束是基础，不是全部。RGMII外部时序一定要手动检查、手动补充约束，不要指望IP核自动生成的约束能覆盖所有场景。第一次跑实现看到时序报告有违例时，耐心调整延迟值是值得的。
最后再分享一个小技巧：调试阶段在FPGA里留一个简单的以太网回环逻辑，在MAC层把收到的帧原样发回去，配合PC端用网络调试助手或者Wireshark发包验证，比纯看ILA波形高效得多。这个回环逻辑后期可以删掉，但调试时能帮你快速区分问题在PHY侧还是MAC侧。
