RJ45网口这个东西，几乎是硬件工程师绕不开的一道坎。无论是做交换机、路由器、工业控制板，还是简单的MCU联网项目，只要牵扯到以太网，你迟早要在PCB上给它安个家。很多刚入行的朋友觉得网口就是摆个座子、拉几根线的事，实际上这里面的门道不少，尤其是到了千兆网，差分对处理、阻抗控制、隔离带设计，每一步都藏着坑。
这篇文章我就把自己用Altium Designer做RJ45网口布局布线的完整流程整理出来，从建库、布局、布线到DRC检查，按实际干活儿的顺序一步步讲清楚。千兆网和百兆网的核心差异也会专门拿出来说，毕竟现在千兆已经是主流，设计思路和百兆网完全是两回事。
如果你正准备画自己的第一块带网口的板子，或者画过但总觉得哪里不对劲，这篇文章应该能帮你省下不少折腾的时间。
1. 动手之前，先把RJ45网口的设计思路理顺
1.1 网口方案选型：集成变压器和非集成变压器怎么选
RJ45网口PCB设计的第一步，不是打开Altium Designer，而是先确定用什么样的连接器方案。很多新手容易忽略这一点，直接在库里拖一个RJ45座子就开始画，等画到原理图发现少了一堆网络，又回头返工，浪费时间不说，心情也搞没了。
网口方案就两大类：集成变压器的一体式RJ45座，和分体式方案（独立RJ45座加独立网络变压器）。
一体式座子很好理解，就是把变压器、共模电感、甚至部分ESD防护电路全部封装在连接器内部。这种方案在PCB上的优势非常明显：省面积、布线简单、走线距离短、EMI（电磁干扰，Electromagnetic Interference）性能好控制。缺点就是成本稍高，而且一旦变压器部分坏了，整个座子都要换。对于大多数产品，比如工业控制板、开发板、小批量设备，一体式座子永远是首选。
分体式方案就是把变压器单独做一个器件放在板上，RJ45座和变压器之间通过PCB走线连接。这种方案多见于高端网络设备、或者对散热和成本极度敏感的大批量产品。好处是坏哪个换哪个，元件采购上更灵活，但代价是PCB设计难度增加——你需要额外处理座子到变压器之间的走线，这段走线如果处理不好，网口性能直接打折。
1.2 百兆和千兆网口的核心设计差异
百兆以太网用的标准是100BASE-TX，内部只有2对差分线在干活儿，1对发送（TX±），1对接收（RX±）。而千兆以太网用的是1000BASE-T标准，它是在4对差分线上同时进行双向传输，每一对线既要发送又要接收，而且使用了复杂的PAM-5编码（5电平脉幅调制）。
这个差异直接决定了PCB设计上的三个核心区别。
第一，布线数量完全不同。百兆只要处理2对差分线，千兆要处理4对，而且每一对信号线上都同时跑着收发双向的数据，任何一对出问题都可能导致链路失败或者速率降级。
第二，对差分阻抗的匹配要求不一样。8根信号线都是100Ω差分阻抗设计（±10%以内，千兆建议控制在±5%），等长要求也更严格。你能听到的“千兆对等长要求高”，本质就是因为4对线同时工作，各对线之间耦合复杂，时序余量被大幅压缩。
第三，隔离和滤波设计标准不同。千兆工作频率高（最高到125MHz的时钟、PAM-5编码后信号带宽约62.5MHz），对共模噪声更敏感，所以靠近连接器位置的共模电感选型、隔离带设计、ESD器件布局都要重新审视。百兆能凑合着用的位置，千兆上可能就会出问题。
还有个容易忽略的点：很多百兆网口只用2对线，实际只要接RJ45座子的Pin 1、2、3、6就够了，很多便宜的座子甚至只引出这4个引脚。但千兆网口必须用到全部8根引脚，座子必须支持8P8C（也就是通常说的8针RJ45）。选型的时候一定要看清数据手册，别买了个2+4线接口的座子回头抱怨千兆跑不满。
1.3 用Altium Designer建网口工程的准备工作
弄清楚了方案差异，再回到工具层面。Altium Designer（AD）做网口设计，前期的准备工作直接决定后面效率。
第一步，检查你的库。如果你用的是AD自带的库，一般能找到常见的RJ45封装，但集成变压器的具体型号，比如HanRun HR911105A、HR853130这类，官方库里不一定有精准的封装，大概率需要自己根据数据手册做封装。建议下载连接器厂家给的三维模型（Step格式），导入AD做封装的时候直接关联上，后面做机械冲突检查会很省事。
第二步，新建工程后，先把层叠结构定下来。网口板子推荐至少4层板（信号-地-电源-信号），主芯片和网口可以共享地层，但需要了解它们各自的回流路径，这一点后面做布局时会用到。如果是2层板做百兆网口，勉强能做；千兆网口放在2层板上做，难度非常大，即便做出来了性能也很难有保障，我不建议新手这么干。
第三步，提前把规则管理器里的差分对规则设好。网口相关走线用的是100Ω差分阻抗，这个值要在层叠计算时和板厂确认。不同板厂的叠层参数不一样，6层板可能是"信号-地-信号-电源-地-信号"结构，表层和第三层的参考层不同，阻抗线宽也不同。这些参数最好在布线前就通过板厂的阻抗计算表确定，别等到画完了再对着规则表一个个改。
2. AD网口库的建立与原理图设计的坑
2.1 原理图符号的绘制与引脚定义核对，别在这里翻车
我自己见过不少朋友，拿到一个RJ45座子就直接在原理图上画一个方框，把8个引脚按顺序排好就完事了。这种做法在百兆网口上还说得过去，但到了千兆网口，出问题的概率极高——因为千兆网口座子不仅有8个信号引脚，还有一大堆屏蔽地引脚、指示灯引脚、甚至集成变压器还会带出中心抽头（中心抽头，Center Tap，变压器绕组中间引出的端子）。引脚一旦错位，后面画PCB时怎么绕都是错的，只能回头改封装。
以集成变压器RJ45座为例，原理图符号要分成几个区块来画：信号引脚区、LED指示区、屏蔽外壳区。信号引脚区把8根信号线按"1,2 / 3,6 / 4,5 / 7,8"的线对关系分组摆放，每组标清楚这一对是TX+、TX-还是RX+、RX-（对于千兆，具体是B_DA+/B_DA-这类标识，不同厂家的命名方式不同）。LED区按座子正面的指示方向标清A、B、C（阳极、阴极、公共端）的关系。屏蔽外壳区统一命名为GND_SHIELD（或者PE），注意和数字地要区分开。
建这个符号时有一个容易忽略的关键点——中心抽头。集成变压器的中心抽头通常需要经过一个电阻（一般取1kΩ到10kΩ范围）或直接（按数据手册要求）接电源或地，这个网络的导通方式对共模噪声抑制有直接影响。具体接法要看座子内部结构：有的中心抽头已经在座子内连好了，有的则需要你在PCB上通过外部电阻连接到某个电源平面。原理图上少放这个网络，板子做出来网口可能会频繁丢包甚至完全不通。
2.2 原厂Demo板原理图和Layout的参考价值
很多朋友画网口电路时不看原厂的参考设计，觉得自己画也行。我的经验是：网口电路一定要找原厂demo的参考资料，而且原理图、PCB布局、BOM三者要放在一起看。
比如你用的主控芯片是某家的MAC控制器（MAC，Media Access Control，媒体访问控制层芯片），官方参考设计里必定有网口部分的电路——PHY芯片选型（物理层收发器，Physical Layer Transceiver）、变压器选型、电阻电容取值、电源去耦方式、甚至RJ45座子的型号都列得很清楚。这些数据是原厂做过完整验证的，很多电路细节都经过实测优化，你直接照抄能省掉90%的摸底测试时间。
但照抄不是无脑复制，要有意识地理解每个元件的作用。比如信号线对地挂的静电防护电容，百兆和千兆的容值限制就不同，容值太大信号沿变差，太小防护效果不佳。再比如变压器中心抽头的去耦电容，原厂给了4.7nF，你就别自己改成47nF，改完信号完整性大概率出问题。
如果你手上只有现成的开发板没有原厂参考原理图，也有替代办法：去元件厂商的官网下规格书和评估板资料。比如你打算用某个品牌的网络变压器，就去它的官网上找设计指南，一般都有详细的应用电路和PCB layout建议。UL、RoHS这些认证信息反而没那么重要，重要的是它的应用笔记里画的那张典型应用电路图。
2.3 网络标签与电源域的规划
原理图里还有一个话题：网口部分的电源域规划和信号通过网络标签连接，这步做不好，后面导入PCB就会出现一堆飞线。
RJ45座本身不需要外部供电，供电主要给PHY芯片和变压器侧电路的端接电阻/上拉电阻供电。常见的PHY供电电压有3.3V、2.5V、1.8V几种，取决于具体芯片型号，而变压器中心抽头电源可能直接复用PHY的电源，也可能是独立的一路低噪声电源。
在原理图阶段就要把电源域的划分讲清楚：数字电源（VCC）、模拟电源（AVCC）、PHY的模拟电源（VDDA_PHY）、变压器中心抽头电源（VCC_PHY）分别是哪一路，每一路从哪里来、去耦电容挂在哪儿。很多网口性能不稳定的根源就是电源域没分干净，PHY芯片的模拟电源和数字电源混在一起，结果噪声通过电源网络串进信号链路。
信号网络命名也要规范，别用乱七八糟的名字替代标准命名方式。发送差分对命名成TX_P、TX_N（或TX+、TX-），接收对命名成RX_P、RX_N。这样到PCB阶段选差分对的时候，AD的规则匹配会方便很多，看着也直观。用网络标签把PHY和RJ45之间的网络连起来之前，确认网络名称与封装上的引脚pin名称没有冲突，否则导入PCB时报一堆Duplicate Net Name错误，排查起来远比想象中费劲。
3. 布局阶段的关键细节与避坑指南
3.1 网口座子放在板边，但别只顾着放板边
真正到了PCB布局阶段，第一个要解决的问题是：RJ45座子放哪儿。
几乎所有设计指南都会告诉你：RJ45座子要放在PCB板边。这个说法的背后是两层含义。第一，RJ45座子插网线时需要机械固定，座子伸出一半在板边外，网线插拔的力会直接作用于座子的固定脚上，放板边是机械强度的基本要求。第二，网口是对外接口，屏蔽壳需要与机箱地保持尽量短的连接路径，放板边更容易把屏蔽层噪声导到机箱接地平面。
但放板边不是刷板边。这里有个常见的误区——把RJ45座放在板边中央的位置，然后从座子到PHY芯片的走线横穿整个板子。正确做法是：先从信号流向入手。信号流向是RJ45座 → 变压器（若分体式）→ PHY芯片 → MAC/CPU，这条链路尽量保持直线，不要走回头路。如果座子在左上角，PHY在右下角，中间的差分线被迫绕个大弯，等长和阻抗都会变难控制。
同时还要考虑网口区和其他电路的隔离。RJ45座附近的布线区域，最好与主控区域保持一定的间距，这个间距不是为了好看，而是给隔离带（也就是防EMI的“护城河”）留位置。我通常会在座子内侧留出一条完整的L形隔离带，宽度大约3~5mm，具体按板子面积调整。在后续布线时不要跨越这个隔离带。
3.2 千兆网口的隔离带设计原则
隔离带这个名词，新手可能陌生。它的核心作用是防止网口的共模电流沿着PCB的地平面蔓延到主控区域，从而降低EMI辐射风险。做法是在RJ45座子周围的网络地铜皮上开一条缝隙，切断地平面的连续性，只留一个窄桥或者一点接地的地方。
千兆网口的隔离带设计，核心原则可以归纳为三个字：断、连、短。
"断"指的是把RJ45座及变压器周围的地铜皮与主控板内部的数字地铜皮在物理上断开（也有说法叫跨镜分割）。断开的这个缝隙就是隔离带。缝隙宽度一般0.5mm到1mm左右，这个宽度既要起到电气隔离效果，又不能窄到焊接时锡膏桥接。
"连"指的是隔离带上必须保留一个完整的连接点，让端口地（GND_SHIELD）和主板数字地（GND）有一个明确的、低阻的通路，这个连接点通常是0欧电阻或某个“地桥”位置。不连的话，端口的共模噪声无处泄放，反而更糟。
"短"说的是这个连接点的位置要尽量靠近PHY芯片那一侧（也就是靠近信号线离开隔离带的地方），同时连接路径要短。这样做的目的是让回流电流的回路面积最小，减少辐射天线效应。
在AD里具体操作：先在Keep-Out Layer或机械层上画出隔离带的矩形缝隙轮廓，然后在地铜皮铺铜时用Polygon Cutout功能把这块区域挖掉。如果你用的是负片（Negative Plane，常见于内层电源/地层），需要用Split Plane Editor或者直接在负片层画线来分割。
3.3 主芯片（PHY/CPU）的摆放位置与地平面安排
RJ45座的位置定了，PHY/CPU芯片的摆放也有讲究。
一个直接可用的原则：PHY芯片到RJ45座（或变压器）的走线越短越好，这两者之间的距离不建议超过1500mil（大约38mm），再远你就要开始担心信号衰减和EMI问题。为什么？高速信号走线长度越长，天线效应越明显，损耗也越大。虽然千兆网口的信号本身抗干扰能力比百兆强，但PCB走线长度仍然是一个基础性的控制指标。
PHY芯片的摆放方向同样值得注意：建议让PHY芯片的网口侧引脚（RX/TX对）直接朝向RJ45座方向，尽量避免PHY芯片输出的差分对在PCB上走一个180度的回头弯。回头弯意味着信号线从芯片一侧出来，又绕回到芯片另一侧，这不仅加长走线，还可能在芯片下面形成干扰环路。
地平面安排方面，建工程时就要想好用几层板和哪些层做完整地平面。我的建议是：网口区域的大部分走线要参考一个完整的地平面（一般用第二层做），不要用电源平面做参考。电源平面噪声大，对高速信号来说不是好的参考平面。如果板子层数紧张，至少要保证差分对走线层的相邻层是地平面，千兆网尤其如此。
3.4 网口指示灯（LED）和ESD防护器件的摆放逻辑
RJ45座子自带的指示灯怎么处理，也是一个经常被忽略的细节。集成变压器座子通常自带LED，原理图里把它们当普通LED画即可。布局时要留意的是LED的极性——很多座子的LED共阴极或共阳极内部已经连好，外部只要挂限流电阻。限流电阻的摆放位置要靠近座子引脚，而不是靠近主控芯片，这样既好布线又能避免线绕得太长。
ESD防护（静电放电防护，Electrostatic Discharge）器件的摆放逻辑更明确：离RJ45座子出口越近越好。常规做法是放在座子内侧的隔离带区域边缘，靠近信号线刚进入PCB的位置。这样网线上的静电放电能量一进入板内就被钳位，不往后面跑。注意ESD器件的接地要直接接到端口地（GND_SHIELD）平面，不要跨过隔离带去接主板数字地，否则等于把隔离带短路了——这是很多新手会踩的坑。
说到这，顺便提醒一下：布局阶段就把隔离带区域里的元件典型放置想清楚，比如ESD管、共模电感、中心抽头RC电路元件，都放在隔离带区域的独立标志区。隔离带不是只管铺铜切割，元件分布区域也要规划好，不然走线时没有落脚地。
4. 布线：从差分对规则设置到拉线实战
4.1 AD的差分对规则设置与阻抗匹配计算
布线阶段第一件事，是差分对规则设置。这不是“调一下线宽”这么简单，而是要基于阻抗计算结果去反推线宽和间距。
先算阻抗。以常见的4层板为例（Top信号，Layer2地，Layer3电源，Bottom信号），表层差分线参考Layer2地层，介质厚度不同、线宽不同、线距不同，阻抗也不同。板厂一般会提供阻抗计算表（有的可以直接用Saturn PCB Toolkit这类软件算），目标值是100Ω差分阻抗。
假设你用的PP（半固化片）厚度是4mil（约0.1mm），表层铜厚1oz（约35μm），通过阻抗计算工具大致可以算出：差分线宽5mil、线距7mil左右，就能做到接近100Ω差分阻抗。但这只是估算，真正的确认要提供叠层参数给板厂去计算确认——板厂的介质材料实际参数与理论值有差异，这是经验之谈。
在AD里设置差分对的步骤不难。先进入PCB面板，用"差分对编辑器"创建差分对，把TX_P/TX_N、RX_P/RX_N等网络配对。然后打开Rules（设计 → Rules），找到High Speed下的Differential Pairs Routing规则，把约束填进去：线宽用阻抗计算出来的值，间隙用你算的线距。还可以设置Max Uncoupled Length（最大非耦合长度），千兆网建议这个值不超过200mil，越短越好。如果不想算，可以先用板厂的零基础推荐值（比如100Ω差分下6/8mil，即线宽6mil、间距8mil），然后让板厂在实际生产前通过层叠调整来保阻抗。
4.2 千兆网口的等长设计怎么做
等长设计也是千兆网口布线里最耗时间的一环。为什么要等长？因为4对差分线同时传输数据，任何一对的传播延迟偏差过大，接收端的时钟恢复电路就需要消耗更多余量来纠正。PCB设计能做的，就是尽量保证同一对内的P和N长度一致（对内等长），以及各差分对之间的长度差异可控（对间等长）。
先解决“对内等长”。1000BASE-T的0.1ns偏差大概对应0.6英寸（约15mm）的线长差，但实际设计不会按这个极限值来，而是留足余量。工程上常用的对内等长约束是±5mil以内，AD里可以在Rule里给差分对设置Match Length约束，软件会自动帮你在拐角处加波浪线来补长度。这个功能叫Tuning（调长），快捷键U + T组合可以通过Interactive Length Tuning调用，实测很顺手。
对间等长方面，依照Intel等大厂的设计指南，千兆网口4对差分对之间的长度差尽量控制在200mil以内，能做到100mil以内更好。在AD里可以通过"等长调节"功能选择一条最长线作为基准，然后对其他线做蛇形补偿。这个过程中注意蛇形线的补偿间距不要贴太近——蛇形线之间的间距至少要保持3倍以上线宽（最好5倍），不然相邻线段的耦合会让等长做“白工”。
关于等长还有个实际体会：等长是重要，但优先级低于“不要跨缝隙”和“连续的参考平面”。如果一条差分线为了等长绕了一大圈，绕线区域跨过了隔离带缝隙，那这条线的信号质量照样不行。我的经验是先把走线拓扑理顺、保证完整参考平面，最后再处理等长问题。
4.3 千兆网口差分布线：过孔、换层和扇出的经验做法
千兆网口从PHY芯片到RJ45座子的走线，中间过孔数量能少就少。所谓“少”不是玄学：每过一个过孔，信号路径就会出现阻抗不连续点，同时产生额外的寄生效应对回流路径产生影响。百兆网容忍度大，1到2个过孔问题不大；千兆网最好做到全程0到1个过孔。
怎么做到？依然靠布局。布局阶段把PHY芯片的引脚排列方向和座子的信号引脚方向对齐，让差分线有宽敞的直走通道，同时将差分对从芯片区扇出到走线通道时保持对称。差分对扇出时，两根线从BGA或QFP引脚出来后，至少要并行走一小段再分开，避免出现扇出阶段就完全无耦合的情况（这会让差分阻抗变差）。
如果迫不得已要换层，比如差分对要从顶层换到底层，有一个原则：这对线的两个过孔尽量靠近，且过孔两侧的走线长度要尽量相等。AD支持差分对过孔一起放置（Place → Interactive Differential Pair Routing），在走线时同时打两个孔，软件会自动让过孔间距与差分间距一致。换层后靠近过孔旁边的位置，我有习惯在信号层铺一小块地铜并打过孔连接地层，给高频返回电流提供一个干净的换层参考。
另外一个被忽略的经验：差分对换层时，附近不要有其他信号线的过孔挤在一起。过孔之间的耦合会破坏差分对的信号完整性。至少隔开30mil以上的距离，给高速信号“让路”。
4.4 电源、地线和去耦电容的布线细节
网口部分的电源和地线布线，是很多人最后才想的“小事”，但网口性能不稳定，电源地线出问题的比例不低。
首先是PHY芯片的电源引脚去耦电容。每个电源引脚旁边（3mm以内）都放一个100nF的电容，大容值的（如10µF或22µF）放在芯片供电入口位置。这些电容的过孔和走线要先到电源平面，再通过平面层给芯片供电。尽量不让去耦电容的走线绕过芯片区，造成环路面积增大。
其次是变压器中心抽头的滤波电容/电阻。这个网络的走线要做到短而粗——它承载的是共模电流的泄放路径，阻抗越低越好。建议中心抽头到滤波电容，再到地（或电源）的走线宽度不低于15mil（0.4mm左右），必要时做成一个小铜皮区域而不是一根细线。
再来是RJ45座子的外壳固定脚。这些固定脚的接地点，建议直接通过较大的焊盘和多个过孔连接到端口地平面。很多座子有4个或6个固定脚，不要只连一个，全部接上，让端口地和机壳之间有足够的连接面积。固定脚的孔建议用非金属化孔或者金属化孔接PE（保护地），这里看整机结构决定。
最后再提一下过孔载流。网口部分电源电流不大，多数过孔0.3mm孔径就能满足。但如果是PoE（以太网供电）应用（Power over Ethernet，即通过网线供电），供电电流会到几百毫安甚至更高，这种情况电源走线和过孔要按实际电流加宽：原则上过孔载流按每0.1mm孔径约0.5A估算（1oz铜厚），留足余量，别等到板子发热打样回来才发现过孔瓶颈。
5. 布线后的检查与常见问题排查
5.1 DRC设置与网口设计规则检查清单
画完线的重点工作是DRC（设计规则检查，Design Rule Check），但大部分人的DRC只是“随手跑一下”，看着没报错就觉得行了。实际上，通用DRC的覆盖范围有限，网口设计相关的很多风险它检查不出来。
你需要在DRC里额外把关的检查项，我按优先级列一下：
第一项：差分阻抗规则是否在规则管理器中正确生效，并做了阻抗匹配。在High Speed → Differential Pairs Routing里确认实际走线的线宽和间距值与规则值一致，Drill Pairs设置无误。
第二项：等长检查。差分对内P/N长度差在5mil以内，对间长度差在100~200mil以内，这些值透过规则管理器里的Length可检查，同时要检查蛇形补偿后的最小间距是否做到至少3倍线宽。
第三项：隔离带完整性。在机械层画了隔离带轮廓后，用DRC的Clearance检查，确保隔离带两侧的铜皮没有意外桥接（比如铺铜参数设置不当导致铜皮绕过Cutout填到了隔离带区）。
第四项：灯、ESD器件、端接电阻等小元件是否在位且连接正确。AD可以跑一下“Un-Routed Net”检查，把所有未连完的网络找出来，有时一根飞线都能让整个网口工作丧气。
第五项：回流路径。这个DRC不直接查，但可以通过观察法来验：看差分对走线下方是否被其他层的电源平面大块开槽分割，如果是，就要调整或加缝合过孔。AD的层叠视图可以辅助检查。
5.2 网口做出来不通或丢包，先查这6个地方
板子打样回来后插上网线，发现网口指示灯不亮、系统识别不到网卡、或者ping一下狂丢包，这是网口设计最容易遇到的三类反馈。我的排查顺序相当固定，按此排查基本能覆盖九成的问题：
第一，看原理图。检查变压器中心抽头的接法是否和数据手册一致——我见过至少三次中心抽头没接电源导致信号完全没有直流偏置的案例，现象就是网口完全不通。
第二，看差分对是否严格参照地平面走线。不能跨越缝隙、不能在另一个参考平面上走太长，尤其是千兆的4对线，任何一对跨了缝隙，丢包率都会肉眼可见。
第三，看等长是否真的做够了。千兆网对内等长超过5~10mil一般不至于直接不通，但如果对间长度差超过几百mil，链路稳定性下降，长ping后偶尔会出超时。
第四，看PHY芯片的配置电阻和时钟电路。经常网口不通的根因不在PCB布线而在PHY的地址配置位没拉对或晶振不起振。优先查PHY芯片的复位时序是否满足上电要求，晶振两脚的对地电容值是否在数据手册范围内。
第五，看RJ45座子本身。这是很多人最后才换的东西，但座子虚焊、金属端子氧化、卡扣断掉导致网线接触不良，都会造成“时好时坏”的诡异故障。可以拿万用表量一下8根信号线是否从座子触点连到了PCB引脚，两边通断一测便知。
第六，看隔离带的地连接是否“断开”。如果端口地和主板数字地之间的唯一连接点失效（0欧电阻虚焊、地桥没有真正连接），电感效应会异常，EMI会飙升，信号也容易受干扰。
5.3 千兆网口的EMI问题怎么处理
网口EMI处理是硬件工程师最容易感到头疼的部分。千兆网口工作在125MHz的时钟频率，8根线同时跑数据，一波一波的开关噪声很容易就在屏蔽壳、电缆和PCB之间形成一个“辐射天线”。实测经验中最常见的EMI超标点集中在100MHz到300MHz频段，恰好与网口信号谐波重合。
对症下药的办法，从PCB层面处理有这么几个：
第一，保证隔离带下方和两侧的铜皮尽量完整无缝，切割开的缝隙边缘做好接地过孔阵列，把地平面用缝合孔锁紧。别小看这些过孔，它们能大幅降低地平面阻抗，抑制共模电流发散。
第二，共模电感要放在变压器和网口座子之间，并尽量靠近变压器侧。位置放错了，共模抑制效果会打折，影响共模电感的物理原理：它需要同时让一对线上的共模噪声产生反相抵消作用。
第三，外壳（结构件）接触网口屏蔽座的地方，PCB上做露铜处理并良好接地，这能让高频干扰在屏蔽层就泄放到机箱地，而不是顺着PCB的地平面乱窜。这属于系统级设计，但PCB上要不要预留螺丝孔和露铜区域，一定要在布局阶段就想好。
第四，如果空间和层数允许，在网口芯片电源输入端加一颗磁珠或π型滤波网络，把电源端的高频噪声滤掉。有些应用对EMI要求更严，还可以选择在RJ45座下面加屏蔽罩——这就是机械结构配合的事，PCB设计阶段要留出屏蔽罩的焊接间距。
如果你做完以上四条，EMI还是不达标，大概率不是布线而是电路拓扑或者机械结构的问题，此时需要借助频谱仪逐段查看超标的频点是哪一根信号线的谐波，再针对性地调整滤波电容、共模电感参数。
5.4 给即将下板的你：最后检查一遍这几个点
当DRC没有错误了，不代表这块板子就能顺利量产。在导出Gerber之前，我习惯把下面几项再过一遍，这些都是实战里踩过坑换来的：
第一，确认座子两边的固定柱孔径和板边间距配合。RJ45座子的固定柱通常是铆接到PCB上的，如果孔位和形状不对（比如多边形的槽孔），生产时插不进去就麻烦了。建议直接下载厂家的Step模型放到PCB里坐个机械检查（AD的3D模式可以查）。
第二，确认网口区的丝印不会覆盖焊盘和走线。丝印压焊盘虽然不影响电气连接，但会影响焊接质量判断和返修时看清元件方向。网口区小元件多，建议字体统一、位置统一。
第三，检查屏蔽外壳和LED的标识是否在顶层丝印里清晰标出。产品交给产线组装时，安装人员要能一眼看出定位方向。LED的1脚标识，RJ45的方向标识，尽量画在丝印层里。
第四，确认铺铜参数没有问题。AD里铺铜有“死铜去除”和“最小连接宽度”等设置参数，如果这些参数设置不当，隔离带区域的铜皮可能出现意外残留，或者小尖角铜皮影响信号。完成后重新铺铜一遍再检查DRC。
第五，也是经常被新同事忽略的——跑一遍三维模型检查，确认网口座子的金属外壳不会顶到底壳或者其他结构件。下板之前把3D导出给结构工程师过一遍，好过板子回来后两个部门为了“装不上”互相甩锅。
6. 针对百兆网口与千兆网口的分场景设计建议
6.1 低成本2层板做百兆网口，难度和取舍
如果你的项目只是做一个简单的百兆网口设备（比如MCU连接网络、家电联网模块），可能没那么多预算上4层板，2层板做百兆网口是一种很现实的选择。
2层板上做网口，起点其实是先做好一个完整的地平面。很多人用2层板画网口，喜欢把底层大面积铺铜就当一个“地平面”用，但铺铜和真正的规划地平面不是一回事。2层板的底层最好能做到完整连续的一个地平面，高频信号的回流电流直接在底层走，大幅减小回流环路面积。顶层用于信号和座子摆件，底层走电源和其它低频线时，要尽量沿着与地平面平行的方向走，不要在地平面上开大面积的沟槽。
百兆网口只有2对差分线（1、2脚发送对和3、6脚接收对），对等长要求宽容得多：对内差大几十mil问题不大，对间差100~200mil也还行。但2层板的差分阻抗仍然是个问题：没有紧密参考层的条件下，表层走线对地阻抗偏高，100Ω差分匹配做起来有困难。实用做法是让差分对走线参考底部地平面，但尽量将差分线正下方2mm范围内的底部地平面保持完整，同时接受阻抗偏差在±15%~±20%左右的现实。对于百兆以太网，这个偏差一般不会让链路直接失败，只是EMI余量会小一些。
在这种设计里，隔离带依然要做，但可以更加简化：用较窄的截面和单一的连接点实现。共模电感、变压器（如果分体式）、PHY的布局原则不变，仍然是“入→出→芯片”的直线链。
6.2 4层板与6层板做千兆网口的层叠选择
千兆网口，我的判断是至少4层板起步，能上6层板更好。4层板的标准层叠是：Top信号、Layer2地、Layer3电源、Bottom信号。这个结构的核心优势在于Top层（网口信号层）正下方就是完整的地平面，所有高频信号都有干净的参考平面。
有人把4层板叠成“Top信号、Layer2电源、Layer3地、Bottom信号”，这种叠法在我们这行非常不受欢迎——它意味着Top层网口信号参考的是电源平面，电源平面的噪声直接耦合到信号里。如果只是普通低速信号还好，千兆网信号这样走，性能大概率受影响，除非电源平面的去耦已经做到天衣无缝。所以强烈建议：网口板的地平面必须放在第二层。
6层板的层叠选择更灵活，我常用的叠法是：Top信号、Layer2地、Layer3信号（底层走一些短的敏感信号）、Layer4电源、Layer5地、Bottom信号。这样网口差分对可以在顶层或底层走，都能找到相邻的地平面（Top参考Layer2，Bottom参考Layer5）。多出来的内层也可以用来跑一些垂直方向的短走线，减少跨层穿越。
层叠选好后一定要做阻抗预算。板厂的叠构参数（介质厚度、铜厚、阻焊厚度）不同，差分线宽可能要调到5/8mil甚至4/10mil才能达到100Ω。不要照抄别的板子的参数，哪怕厂家和层数都一样，每批次材料都会有波动。打样前务必给板厂递交明确的叠构和阻抗要求，让板厂在生产时帮你控阻抗。
6.3 “软硬结合”：变压器和PHY分开布局时的注意事项
有些项目因为结构空间或信号隔离要求，必须把变压器放在远离RJ45座的位置，甚至把变压器放在主控板之外的一块独立小板上。这种“软硬结合”的分离式设计，务必要注意以下几点。
第一，RJ45座到变压器之间的走线虽然不是标准的100Ω差分传输线，但长度也不能太长。建议这段走线控制在10mm到30mm之间，全部用差分方式走出，并且这部分的共模噪声可以通过隔离带泄放。如果距离过长，相当于形成了一个“天线环路”，EMI风险急剧上升。
第二，变压器两侧的“地”要明确分离。RJ45座侧的地是端口地（GND_SHIELD），变压器到PHY之间是信号地（GND）。变压器本身就是两个地之间的“桥梁”，它的引脚位置决定了信号只能从变压器中间穿过，不要试图用跳线或过孔把两侧地连起来——除非设计上就是这么规划的。
第三，分离式设计还要注意连接方式。变压器到RJ45座之间如果用了接插件或线缆，要选择屏蔽线缆，并且屏蔽层单端接地（接端口地这一侧）。这是个高频信号传输的经典做法，不屏蔽或者两端同时接地，都容易引入共模噪声。
这种设计在AC-DC电源板加网络通讯模块的产品里很常见，比如智能插座、电源适配器。如果你也遇到类似的需求，记住一个原则：信号可以跨越隔离带，地永远不跨。
7. 从零到一：一个完整的千兆网口布局布线流程复盘
7.1 确定器件型号与获取官方参考设计
无论多急的项目，动手画网口之前，花一小时确认器件型号和参考设计都值得。这里说的“确认”不是随便淘宝搜一下“千兆RJ45带变压器”就下单，而是认真做两步：第一步看数据手册确认引脚定义、封装尺寸、电气参数和支持的速率等级；第二步去品牌官网或主控芯片原厂的设计资源中心下载参考设计文件。
比如你选了一颗常见的主控芯片，它附带的千兆网口参考设计PDF通常会写明：PHY芯片型号、MagJack（带变压器RJ45座）型号、端接电阻和电容的取值、LED接法、变压器中心抽头处理方式、甚至PCB层叠建议。你要做的事情就是照着原理图里画一遍——这不是抄作业，这是站在前人的肩膀上干活，最大程度避免低级错误。
取器件和参考原理图时还要确认一个细节：所选的MagJack是否支持你需要的温度范围和EMI等级。工业场景（-40℃~85℃）和商用场景的座子完全不同，室内设备对EMI的要求也比不过工业现场。别小看这个问题，我见过因为选了商用座子发去工业现场，冬天一冷网口就失联的案例。
7.2 新建工程、设置层叠和规则（含参数实例）
在AD里新建PCB工程，把原理图导入后，我习惯先花10分钟把PCB的“地基”打好。地基就是层叠和规则。
以4层板为例，层叠设置如下：Top信号，Layer2地（负片），Layer3电源（正片或负片按你的习惯），Bottom信号。网口区域高速信号主要走Top，Bottom走低速管理信号（MDC/MDIO、LED控制等）。
规则设置方面，我通常会先在原理图里把所有差分对网络命名统一（比如ETH0_TX_P、ETH0_TX_N、ETH0_RX_P、ETH0_RX_N这类），然后在PCB中用差分对编辑器一键创建。然后打开规则：
- 差分对规则：线宽5mil，间距8mil（基于板厂叠层计算值，这只是示例参数）；
- 安全间距（Clearance）：常规信号线对其它线6mil，高速差分对内部间距按差分规则走，差分对与其它线间距12mil以上；
- 等长约束：对内Primary + Secondary 5mil，对间不设统一数值，靠手动TL（Tune Length）做蛇形。
孔的类型也不能忘：网口区的过孔统一用0.3mm孔径/0.6mm焊盘，电源过孔0.4mm孔径/0.8mm焊盘，能满足载流要求又不至于让板厂加工困难。
7.3 布局阶段的实际操作顺序
具体到AD里布局操作，我把顺序固定如下，避免反复移动器件浪费时间。
第一步，把板框和固定孔定好，在Keep-Out层画上禁布区。RJ45座子放板边位置后，直接在板框上抠出一个半圆槽（或者用机械层画禁布区），留给座子伸出去。
第二步，把RJ45座、PHY芯片、晶体、去耦电容、变压器（分体式方案时）等核心器件从原理图导入PCB后先“飞着”放在板框附近，大致按信号流向：座子在板边，PHY在座子内侧，晶体贴着PHY放，去耦电容贴着电源引脚放。
第三步，放置关键滤波器件：共模电感、端接电阻、ESD管。全部放在RJ45座和PHY之间，尽量靠近座子侧。
第四步，把电源部分（如果板上有DC-DC或LDO）放在PHY芯片的配电区域附近，走线尽量短粗，并通过过孔直接连到电源平面。
第五步，调整细节：检查丝印方向、LED位置、测试点（TP）、定位孔，确保不与结构和组装冲突。
这个顺序里的核心思想是：先定大器件链条，再放滤波器，最后处理电源和杂件。
7.4 布线过程的逐层递进：先地、再信号、后电源
布线时我的惯用顺序是：先处理地（包括隔离带切割和缝合孔）、再布敏感高速信号、最后布低速信号和电源。
很多人习惯一上来就开始拉差分线，我建议你反过来。原因在于：隔离带和地过孔决定了信号线的“跑道”范围，如果先布完信号再切隔离带，后面会出现一堆“信号跨缝隙”的问题，返工量巨大。
具体操作时，先画好隔离带的Polygon Cutout区域（在机械层或Keep-Out层），同时预留端口地和数字地的单点连接位置。接着在RJ45座子周围和隔离带边缘按照间距均匀放置缝合过孔（Stitching Via，通常间距50~100mil，孔径0.3mm），这步不要急于求多，先把切地缝隙两侧的铜皮钉住即可。
然后是差分对布线，用AD的交互式差分对布线快捷键启动，沿着规划好的通道拖线。布线中如果遇到需要拐弯的地方，按Shift+Space可以切换拐角模式（45度、圆弧等），我习惯用45度角走线，圆弧走线更好看但后续修改麻烦。等第一对差分线拉完，立刻做等长调节（U + T），别全画完再一起调——那样到后面可能发现通道空间不足，蛇形绕不出来。
信号线布完后，最后布低速信号线和电源。MDC/MDIO是管理接口，速度不快（一般几MHz到几十MHz），但它们是PHY能否被配置成功的关键，别因为“速度低”就随便绕远路。电源线按载流加宽，去耦电容到电源引脚的线要短。
布线全部结束后，重新铺铜（Tools → Polygon Pours → Repour All），再看DRC。这里的“看”不是看一眼没报错就算了，要逐条检查高亮项，特别是与Clearance相关的，确认不是隔离带的误报。
7.5 输出Gerber前，用AD做一次3D和制造检查
最后一步，输出Gerber前花10分钟做一次三维预览检查。按键盘数字3切换3D视图，旋转板子，重点关注网口座子的金属壳体与铜皮、其它元件的间距；有没有原本以为“不会撞”但实际上贴近的元件；LED是否被其他元件遮挡导致无法目视。3D模式下也可以打开机械层和模型一起看，确认结构上不会有干涉。
输出Gerber时，Altium Designer已经比较智能化了，在OutJob文件里配置好光绘层、钻孔文件、装配图、BOM等，一键生成。但我建议你就算用了OutJob，也要打开Final层预览（Fabrication View）检查一遍：看一下顶层和底层的铜皮、阻焊、丝印是否都在正确位置，阻焊开窗是否意外覆盖了不该开窗的走线区域。这一步能看到实际投产时的成品效果，能提前拦截很多“Gerber出来了但板厂做出来有问题”的尴尬。
8. 实操中踩过的那些坑，写给你避雷
提前说明一下，下面几个问题都是我自己在做网口项目时遇到过的，有些是低级失误，有些则花了好几天排查才定位到根源。写在这里供你参考，希望你不用再走一遍冤枉路。
第一个坑：Transformer（变压器）引脚顺序在原理图上画错或和封装对不上。集成变压器的RJ45座引脚顺序很容易被“想当然”了，第1脚到第8脚并不一定就是按从左到右排列的，要看厂商数据手册。做封装时一定要用原厂给的引脚定义核对每一脚，不要把TX和RX对调了还在追问为什么不通。这类问题是硬件工程师最容易犯的“自以为是”型错误，画封装时耐心对一遍数据手册，能省下后面无数时间。
第二个坑：中心抽头的处理“看图说话”不看完整。有些座子内部已经把中心抽头接到了某个电源或地，外部不需要再连接。但如果你用的座子是内部不连的，就需要外部电阻上拉或通过电容接地。最坑的是不同批次的同型号座子，内部电路可能还有细微差异，所以在原理图上把中心抽头网络表达清楚，生产前（或者贴片前）让硬件同事一起再核对一下数据手册。
第三个坑：机壳地和数字地“一刀切”后忘了缝合。有人理解隔离带要“断”，就做得特别彻底——把端口地和数字地在隔离带两侧完全隔离，结果EMI不但没有变好，反而恶化，因为端口的共模噪声没法泄放了。地之间的连接点（0欧电阻或地桥）是必须存在的，它不是可有可无的跳线，而是EMI设计的必要组成。位置和大小都要在布局阶段就规划好，别等画完再补。
第四个坑：LED限流电阻的封装选小了。集成座子的LED额定电流一般几毫安到十几毫安，限流电阻用0603封装基本够。但如果你选的电阻阻值很大（比如10kΩ）而实际为了亮度要降到几百欧，或者设计上要让LED跑比较高的亮度（比如强光应用），0603封装的功率余量可能不足。网口座子位置紧挨着结构件，散热本来就差，电阻发烫会连带周围焊盘和座子变形。选型时至少留1.5倍功率余量。
第五个坑：忘记验证PHY芯片的MDC/MDIO上拉电阻。这也是一个原理图阶段容易落下的事——PHY芯片的MDC/MDIO线通常需要外部上拉电阻（常见1kΩ~10kΩ，具体看芯片规格），如果忘了加上拉或接错电源域，网口指示灯亮了但系统始终无法识别PHY，这种问题定位起来非常痛苦。所以画完原理图后，对照原厂的参考设计逐项过一遍，比事后排查快得多。
后记
网口设计这件事，说难不难，说简单也不简单。你只要把信号完整性、地平面完整性和隔离设计这三个基础概念吃透，大多数问题都能在设计阶段提前解决，而不是等打样回来拿着万用表跟飞线较劲。
我始终觉得，PCB设计最强有力的工具不是软件本身，而是设计者脑子里有没有一套“这么走有什么后果”的预判能力。这篇文章写的都是我实际操作中验证过的方法和习惯，不敢说百分百正确，但至少能帮你少走几条弯路。
最后再分享一个实用小技巧：如果你的千兆网口板子空间允许，把RJ45座子的固定脚中一个设计成可选择的0欧电阻连接方式——需要做EMI认证时，可以通过改变该电阻的接法（接机壳地或者接数字地）快速调整接地策略。这个留一手，在认证测试不过的时候能帮你省下一轮改板的时间和成本。
希望这篇长文对你有用，有具体的问题也欢迎在评论区一起讨论。
