手把手教你搭建简单的时序逻辑电路实验-平芜编程栈

从LED流水灯开始，真正搞懂时序逻辑电路的“时间感”

你有没有遇到过这样的情况：Verilog代码仿真波形完美，状态跳变整齐划一，时钟边沿对齐得像尺子量过一样；可一烧进FPGA，LED就开始乱闪、状态机卡死、甚至按钮按一下触发三次？不是代码错了，也不是板子坏了——而是你的设计，还没真正学会和“时间”打交道。

这不是玄学。这是数字电路最真实、最不容妥协的物理现实：信号不是瞬间到达的，触发器不会在时钟边沿“准时开门”，而你的always @(posedge clk)语句背后，藏着纳秒级的建立时间、保持时间、传播延迟与布线偏斜。今天我们就用一个看似简单的LED流水灯控制器，把这套“时间规则”一层层剥开，不讲虚的，只讲上板能跑、逻辑分析仪能抓、时序报告能过的真实工程逻辑。

D触发器：不是黑盒子，是带门禁的时间采样器

别再把它当成教科书里那个“时钟上升沿来，D就到Q”的理想器件。74HC74或Xilinx的FDRE原语，本质上是一个受严格时间窗口约束的同步采样门。

想象你在火车站闸机口排队——D是乘客，CLK↑是闸机开启的瞬间，而t_su（20 ns）是你必须提前多久站定，t_h（10 ns）是你进门后还得保持不动多久。如果乘客在闸门刚开那会儿还在左右晃动（D在CLK↑附近变化），闸机可能卡住、半开、甚至误判——这就是亚稳态。

所以关键不是“它能不能存”，而是它什么时候敢存、凭什么敢存：

它只认边沿，不认电平——抗干扰强，但代价是：所有输入必须在CLK↑前至少20 ns稳定下来；
它的Q输出不是即时的——从CLK↑到Q翻转，要等15–25 ns（t_pd）。这意味着，哪怕你下一拍就用这个Q去驱动另一个触发器的D端，也得确保这25 ns + 后续组合逻辑延时 < 时钟周期 − 20 ns；
它的最高频率60 MHz，不是标称值，而是极限值——实际设计中，你得预留至少20%余量，否则温度一高、电压一低，时序就崩。

✅ 工程提示：在FPGA中，永远优先使用工具原语（如FDRE）而非自己搭锁存器；它的t_su/t_h参数已内建于器件库，STA工具才能准确建模。

同步时钟域：为什么你不能随便“分频”或“门控”

很多新手写完assign clk_1Hz = clk_50M[23]就以为搞定分频了——错。这是异步分频，clk_1Hz的每个边沿相位完全不可控，一旦你把它当主时钟去驱动另一组触发器，等于主动制造跨时钟域（CDC）问题。

真正的同步时钟域，核心就一条：所有触发器的CK端，必须由同一棵时钟树驱动，且路径延迟偏差（skew）被控制在几个ns内。

Xilinx的Clocking Wizard生成的分频时钟，本质是让PLL输出一个全新、相位对齐的低频时钟信号，再走专用全局时钟网络（BUFG）；而你手写的计数分频，只是用普通LUT+FF做了一个“随缘翻转”的信号，它连时钟网络都进不去。

更危险的是门控时钟（gated clock）：

// ❌ 危险！综合后可能产生毛刺与时钟偏斜 assign clk_gated = clk & enable; // ✅ 正确：用时钟使能（clock enable） always @(posedge clk) begin if (enable) q <= d; end

前者让时钟信号本身带上了组合逻辑毛刺，后者只是让触发器“选择性采样”，时钟树干净、STA可分析、功耗还更低。

✅ 工程提示：Basys 3开发板的100 MHz晶振接入FPGA后，第一件事就是用Clocking Wizard生成一个干净、低偏斜的50 MHz系统时钟，并约束其PERIOD和WAVEFORM——这是整个设计的“时间地基”。

三段式FSM：不是模板，是时序安全的结构契约

你见过太多“三段式FSM”教程直接贴代码，却从不解释：为什么必须分三段？少一段会怎样？

答案藏在硬件实现的本质里：

第一段（状态寄存器）：纯时序块 → 综合成触发器 → Q输出有确定t_co→ 下一级D端能预估最晚何时收到数据；
第二段（下一状态逻辑）：纯组合块 → 综合成LUT → 延迟可静态分析 → 工具知道这条路径最长要多少ns；
第三段（输出逻辑）：Moore型纯组合 → 输出只依赖current_state → 状态稳定后输出立即确定，无毛刺；若用Mealy型，输出会随输入瞬变，极易耦合抖动。

再看那段经典代码：

always @(posedge clk or negedge rst_n) begin if (!rst_n) current_state <= S0; else current_state <= next_state; // ← 这里写的是next_state，不是计算式！ end always @(*) begin case (current_state) S0: next_state = start ? S1 : S0; S1: next_state = S2; S2: next_state = S0; default: next_state = S0; // ← 没有default？综合器会推断latch！ endcase end

注意两个细节：
-next_state在时序块中是被赋值，不是被计算——这是告诉综合器：“请在这里放一个触发器，D端接我算好的结果”；
-default不是可选项，是强制项——没有它，工具无法判断未覆盖状态的行为，只能插锁存器（latch），而latch是异步器件，彻底破坏同步设计根基。

✅ 工程提示：状态编码别死磕二进制。本实验用3个状态，独热码（S0=001, S1=010, S2=100）反而更优：译码逻辑简单（只需检查单bit）、路径延时均一、出错时非法状态（如111）一眼可辨。

信号延时：不是瓶颈，是你调试时序的“显微镜”

很多人怕延时，觉得它拖慢速度。其实恰恰相反——延时是唯一能让你“看见”时序问题的物理量。

当你用逻辑分析仪抓到以下现象，就知道该查哪了：

现象	可能原因	调试动作
`current_state`跳变明显滞后于`clk`上升沿	触发器Q输出延迟 + 布线延迟过大	查看Vivado Timing Report中`clk_to_q`路径，确认是否超限
`led_out`在状态切换后1~2个周期才变化	输出逻辑误写成Mealy型，且输入`start`未同步	检查`led_out`是否只由`current_state`驱动；确认`start`是否经两级同步器
`start`信号一按，`current_state`连续跳两下	按钮抖动未滤除，导致多个时钟边沿采样到高电平	在RTL中加两级同步器：`sync1 <= start; sync2 <= sync1; valid_start <= sync2 & ~sync1;`

而真正的“时序收敛”，不是靠猜，是靠约束驱动：

# XDC约束示例（Basys 3, 50 MHz系统时钟） create_clock -period 20.000 -name sys_clk [get_ports clk] set_input_delay -clock sys_clk 2.0 [get_ports {start}] set_output_delay -clock sys_clk 2.0 [get_ports {led_out[3:0]}]

没有这些约束，工具根本不知道你要跑多快、输入多早到、输出多晚交——它只会按默认最差工艺角跑，结果就是：明明板子能跑60 MHz，你却卡在25 MHz过不了时序。

✅ 工程提示：第一次实现后，务必打开Vivado的Timing Summary，重点看WNS（Worst Negative Slack）。如果WNS < 0，说明有路径违例；如果WNS > 0但余量仅0.1 ns，说明设计已逼近极限，温漂或电压波动就可能让它失效。

LED流水灯实验：从原理图到逻辑分析仪的全链路实操

我们不用开发板自带的“一键下载”流程，而是走通每一个真实环节：

第一步：硬件接口定义（不是抄手册，是读电气特性）

Basys 3的SW15是按钮，低电平有效，但内部上拉→按下为0，释放为1；
板载LED是共阳极，低电平点亮 →led_out = 4'b1110才亮第一个LED；
晶振100 MHz → 经Clocking Wizard生成50 MHzsys_clk，约束-period 20.000。

第二步：同步化输入（对抗现实世界的“不确定”）

// 按钮同步器（两级DFF） reg [1:0] btn_sync; always @(posedge sys_clk) begin btn_sync[0] <= !sw15; // 按下为0，取反后高有效 btn_sync[1] <= btn_sync[0]; end wire start_pulse = btn_sync[1] & ~btn_sync[0]; // 上升沿检测

这里没用RC滤波（硬件不可靠），也没用软件消抖（FPGA里没“软件”），而是用两级触发器+边沿检测，把异步按钮变成一个干净、单周期宽的同步脉冲。

第三步：FSM实现（Moore型，独热码，全状态覆盖）

localparam S0=3'b001, S1=3'b010, S2=3'b100; reg [2:0] current_state, next_state; // 状态寄存器 always @(posedge sys_clk or negedge rst_n) begin if (!rst_n) current_state <= S0; else current_state <= next_state; end // 下一状态逻辑（组合） always @(*) begin case (current_state) S0: next_state = start_pulse ? S1 : S0; S1: next_state = S2; S2: next_state = S0; default: next_state = S0; endcase end // Moore型输出（仅current_state） assign led_out = (current_state == S0) ? 4'b1110 : (current_state == S1) ? 4'b1101 : (current_state == S2) ? 4'b1011 : 4'b1110;

第四步：上板验证（用逻辑分析仪“看时间”）

连接ILA（Integrated Logic Analyzer）核，抓3组信号：
-sys_clk（50 MHz，20 ns周期）
-current_state[2:0]
-led_out[3:0]

你会清晰看到：
- 每个sys_clk上升沿，current_state严格跳变；
-led_out在状态跳变后立刻更新（Moore型特征），无延迟；
- 若某次start_pulse恰好落在sys_clk边沿附近，current_state可能停滞1拍——这是两级同步器在起作用，不是bug，是设计预期。