简介：本资源是一份系统完整的OrCAD电路设计图文教程，专为电子工程师、PCB设计初学者及信号完整性从业者打造，聚焦原理图设计核心能力与SI/PI工程实践痛点。教程基于于博士信号完整性研究网权威内容整理，覆盖Capture CIS核心概念（instance/occurrences）、工程创建与设置、元件库管理（加入/创建/编辑/分裂）、不规则与多部分元件绘制、电气互连与总线应用、网络表生成、元件替换更新等19个关键模块，辅以详实操作步骤与典型示例，助力用户夯实基础并提升复杂设计应对能力。资源为单文件Word文档（.doc），共1个文件，大小2.23MB，结构清晰、图文并茂，便于逐章精读与快速检索。目前已有345人学习下载，是兼顾理论理解与实操落地的OrCAD入门进阶实用指南。
1. 这份 OrCAD 图文教程不是“入门手册”，而是信号完整性设计者手边的「原理图工程化作业清单」
你有没有遇到过这种场景：原理图画到一半，突然发现某个 FPGA 的电源引脚和 IO 引脚混在同一个元件符号里，改属性要逐个双击 28 个管脚；或者网表导出后 PCB 工具报错“footprint not found”，翻遍 design cache 才发现 footprint 属性漏填了三处；又或者导师问“这个 AD8056 的两个 occurrences 是共用一个 instance 还是各自独立更新的？”，你卡在原地答不上来——不是不会操作，而是没建立起原理图背后的工程数据模型意识。
这份基于于博士信号完整性研究网整理的 OrCAD 图文教程，恰恰补上了这个断层。它不教你怎么点菜单，而是从 Capture CIS 底层的instance/occurrences 二元结构切入，把原理图从“画图”拉回“建模”：每一个放置动作都在写数据库，每一次属性修改都在影响 netlist 生成逻辑，每一份 .olb 库文件都对应着后续 SI/PI 仿真中真实的电气行为映射。它面向的不是零基础小白，而是正在做毕业设计、课程设计或实际硬件开发的工程师型学生——你需要的不是“能画出来”，而是“画得对、改得稳、导得准、验得实”。整套资料覆盖从工程创建、库管理、分裂元件建模、总线互连，到 netlist 生成与 BOM 输出的完整闭环，所有操作都锚定在信号完整性设计的真实约束上：比如为什么必须用 heterogeneous 分裂方式处理 DSP 的电源/IO/时钟模块？为什么 footprint 属性不能只填封装名而必须带库路径？为什么 design cache 中多出一个 instance 就意味着 SI 仿真里多出一条潜在的阻抗不连续路径？这些，才是你在答辩现场被追问时真正需要的答案。
2. 总体架构设计：Capture CIS 工程的三层数据结构与四类核心对象职责划分
OrCAD Capture CIS 不是一个“画图软件”，而是一个以数据库为中心的原理图工程管理系统。它的底层架构天然适配信号完整性设计对数据一致性、可追溯性、版本可控性的严苛要求。理解其工程结构，是避免后期翻车的第一道防线。
2.1 工程文件（.dsn）：设计数据库的唯一入口与状态中枢
.dsn文件不是普通文档，而是整个设计的 SQLite 数据库容器。它不存储图形像素，而是记录所有对象的 ID、关系、属性及变更历史。当你执行File → New → Project并选择 Schematic 类型时，OrCAD 实际上在磁盘上初始化了一个具备事务能力的数据库实例。
# 在 Windows 资源管理器中查看实际结构（以 myproject.dsn 为例） myproject.dsn/ # 数据库主文件（二进制） ├── SCHEMATIC1/ # 原理图文件夹（逻辑分组，非物理目录） │ ├── page1.sch # 页面定义（XML 描述符，含坐标/缩放/标题栏） │ └── ... ├── design_cache/ # 元件缓存区（关键！所有 placed part 的 instance 快照） │ ├── AD8056@discrete.olb # 来自库的原始 instance │ └── AD8056@myproject.dsn # 本地编辑后的新 instance（右键 edit part 生成） └── library/ # 外部库引用列表（.olb 文件路径注册表） └── discrete.olb提示：
.dsn文件一旦创建，绝不可在 Windows 资源管理器中直接重命名。系统会丢失库路径绑定与 cache 关联，导致所有元件显示为“missing part”。正确做法是File → Save As，让 Capture CIS 自动同步更新内部引用。
该数据库的三大核心职责：
- 状态快照：每次保存，自动记录当前所有 occurrences 的位置、旋转角、镜像状态、属性值；
- 变更溯源：design cache 中每个 instance 都带时间戳与来源标识（
@discrete.olbvs@myproject.dsn），明确区分“标准库定义”与“项目定制修改”； - SI/PI 接口基底：后续 Cadence Allegro 或 Sigrity 调用
.dsn生成仿真网表时，直接读取 database 中的管脚类型（I/O、Power、GND）、网络拓扑、驱动强度等字段，而非解析图形坐标。
2.2 设计对象四象限：Instance、Occurrences、Part、Package 的权责边界
Capture CIS 中存在四类关键对象，它们构成原理图数据流的骨架。混淆任意两者，都会导致 netlist 错误或 SI 仿真失真：
| 对象类型 | 定义 | 存储位置 | 修改影响范围 | SI/PI 关联点 |
|---|---|---|---|---|
| Instance | 元件的逻辑定义模板：图形形状 + 管脚编号/类型/电气属性 + footprint 名称 | design_cache/ | 全局生效：所有引用该 instance 的 occurrences 同步更新 | 决定管脚电气模型（如 IBIS 模型绑定） |
| Occurrences | Instance 在原理图中的具体放置实例：位置、旋转、镜像、局部属性覆盖 | SCHEMATIC1/page1.sch | 仅影响当前页面该 occurrence | 影响布线长度计算（坐标决定走线距离） |
| Part | 元件库（.olb）中的原始图形单元：无位置信息，仅含图形+管脚定义 | .olb文件内 | 修改需重新 add library 才生效 | 是 footprint 和 symbol 的源头，但不参与仿真 |
| Package | 物理封装实体：BGA686、QFP144 等，关联 footprint 与 3D 模型 | library/或design_cache/ | 修改 footprint 属性直接影响 PCB 层叠与过孔策略 | 决定电源平面分割、参考层切换、回流路径设计 |
典型误操作还原：
某同学为 AD8056 的第 5 脚（VOCM）添加POWER类型属性，却双击 occurrences 直接修改——结果仅当前 occurrence 的管脚类型变了，design cache 中的 instance 仍是ANALOG。导出 netlist 时，SI 仿真工具仍按 analog 管脚建模，无法识别其作为共模电压基准的电源特性，导致眼图闭合度预测偏差 >15%。
正确路径：右键 occurrences →Edit Part→ 在弹出窗口中修改管脚类型 →Update Current→ 此时 design cache 中生成新 instanceAD8056@myproject.dsn，所有后续放置均继承此电气定义。
2.3 工程管理器（Project Manager）：File 与 Hierarchy 标签页的协同逻辑
工程管理器左侧的双标签页，本质是同一数据库的两种视图模式：
File 标签：面向文件系统操作者，按物理路径组织资源。重点管控：
.dsn数据库的完整性（禁止跨工程拖拽.dsn文件）.olb库文件的版本锁定（建议使用Add Library而非直接复制到 project 目录）- 输出文件（BOM、netlist）的生成路径隔离（避免多个工程输出覆盖同一
output/）
Hierarchy 标签：面向电路拓扑设计者，按电气层级展示对象关系。关键价值在于：
- 快速定位跨页网络：点击某网络名（如
CLK_100MHz），自动高亮所有连接该网络的 occurrences 及其所在页面； - 验证分裂元件完整性：展开
Package节点，可见CS5381:1,CS5381:2...CS5381:4四个子 part，确认无遗漏； - SI 前置检查：右键某 power network →
Properties→ 查看Current Rating字段是否已填（决定后续 PI 仿真中电源层铜厚设置）。
- 快速定位跨页网络：点击某网络名（如
注意：Hierarchy 视图中显示的
Design Cache节点，其内容与 File 标签下的design_cache/文件夹完全一致，但前者支持右键Refresh强制重载，后者仅反映磁盘状态。当手动编辑过.olb库后，务必在 Hierarchy 中刷新，否则 Capture CIS 仍读取旧 cache。
2.4 原理图页（Schematic Page）：不只是绘图区，更是电气约束的声明单元
Page 不是空白画布，而是带有预设电气规则的约束容器。其属性直接决定 SI 仿真输入质量：
Title Block 设置（
Option → Design Template）：
必须填写Revision、Date、Designer字段。Cadence Sigrity 在生成仿真报告时，自动提取这些字段生成 traceability matrix，用于 ISO 9001 审核。Grid Settings（
Option → Preferences → Grid Display）：
推荐将Visible Grid设为100 mil（2.54mm），Snap Grid设为50 mil（1.27mm）。过密的 grid（如 10 mil）导致连线坐标精度超 PCB 制造公差，SI 仿真中寄生参数计算失真；过疏则无法精确定位高速信号匹配电阻位置。Page Size（A4/A3）：
表面看是打印需求，实则影响netlist 生成逻辑。OrCAD 默认对 A4 页面启用Auto-Place优化，将未连接的 floating net 自动标记为NO_CONNECT；而 A3 页面默认关闭此功能。若高速时钟网络因页面尺寸误判为 floating，netlist 中将缺失该网络定义，导致 SI 仿真直接失败。
3. 核心模块实现：从分裂元件建模到总线互连的信号完整性就绪实践
本章聚焦四个高频且易出错的实操模块：分裂元件（Multi-part Package）、不规则图形绘制、总线（Bus）构建、电气互连（Net）定义。每一项都直指信号完整性设计的核心痛点——如何让原理图语义精准映射物理电气行为。
3.1 分裂元件建模：Heterogeneous vs Homogeneous 的选型决策树
FPGA、DSP、SoC 等高引脚数器件必须分裂，但分裂方式错误会导致 SI 仿真灾难。关键在理解Package Type选项的本质：
Homogeneous：适用于功能完全相同、仅管脚编号不同的模块。
典型场景：8 通道 ADC（如 AD7606），8 个模拟输入通道 CH0~CH7，每个通道的管脚电气属性（Input, 10kΩ, 1pF）完全一致。此时选择 Homogeneous，OrCAD 自动生成 8 个 identical part，共享同一份管脚定义。
✅ 优势：修改一处管脚属性，8 个 part 全部同步；BOM 中归为同一行物料。
❌ 风险：若某通道需额外串联 10Ω 匹配电阻（如 CH0 为 LVDS，其余为单端），则无法单独配置。Heterogeneous：适用于功能模块异构、管脚属性差异显著的器件。
典型场景：Xilinx Artix-7 FPGA，需分离：VCCINT/VCCAUX/VCCO电源组（Power 类型，需指定电压值）GND地组（GND 类型，需指定 plane layer）IO_Lx_y通用 IO 组（I/O 类型，需指定 SSTL18/HSUL12 等标准）MRCC/LRCC时钟专用组（Clock 类型，需指定 termination）
此时必须选 Heterogeneous，为每组创建独立 part，并分别定义管脚类型、驱动强度、IBIS 模型。
实操步骤（以 CS5381 24-pin ADC 为例）：
File → New → Library创建cs5381.olb；- 右键
cs5381.olb→New Part，Name 填CS5381，Part per Pkg 填2，Package Type 选Heterogeneous； - 点击
OK，进入图形编辑器，先画主体框（Place → Rectangle）； Place → Pin Array添加全部 24 pin，按 datasheet 分组：- Part 1（
CS5381:1）：放置AVDD, DVDD, AGND, DGND, REF+, REF-, VOUT, CLK, CS, SDO（10 pin） - Part 2（
CS5381:2）：放置SDI, SCLK, MODE, RESET, DOUT, DOUT#, BUSY, INT, PDN, VCAP（14 pin）
- Part 1（
- 关键动作：双击
CS5381:1→View → Package→ 右键CS5381:1→Properties→ 在Electrical Type列为AVDD/DVDD填Power，AGND/DGND填GND，VOUT/CLK填Output； - 同理为
CS5381:2设置SDI/SCLK为Input，DOUT/DOUT#为Output，BUSY/INT为OpenCollector。
设计说明：Heterogeneous 分裂后，
CS5381:1与CS5381:2在 design cache 中成为两个独立 instance。SI 仿真时，工具能准确识别AVDD网络需接入电源平面，DOUT#网络需添加 100Ω 差分终端，避免将时钟信号误判为普通 IO 导致反射分析失效。
3.2 不规则图形元件绘制：绕过标准矩形框的信号路径显式化
标准矩形符号无法表达某些器件的物理布局特征，而这对 SI 至关重要。例如：
- 高速 ADC 的
REF+/REF-差分对需紧邻布线，原理图中应体现其空间耦合关系； - RF 开关的
ANT/TX/RX端口需按 PCB 射频走线顺序排列，避免原理图与 layout 意图脱节。
实现方法（以 REF+ / REF- 差分对为例）：
- 打开
cs5381.olb，右键 →New Part，Name 填CS5381_REF，取消勾选Create Rectangular Symbol； Place → Line绘制非矩形外框（如 L 形，左竖线标REF+，下横线标REF-）；Place → Pin单独添加两个 pin，位置紧贴线条端点；- 双击 pin →
Properties→ Name 分别设为REF+、REF-，Type 设为Input，Style 设为Clock（触发 SI 工具启用差分对分析）； - 关键配置：右键 pin →
Edit Electrical Properties→ 勾选Differential Pair，在Pair Name中统一填ADC_REF。
-- 生成的 netlist 片段（验证是否成功） *NETLIST FOR CS5381_REF REF+ U1:REF+ *DIFF_PAIR=ADC_REF* REF- U1:REF- *DIFF_PAIR=ADC_REF*设计说明：此操作强制在 netlist 中注入
*DIFF_PAIR标记。Cadence Sigrity 在读取 netlist 时，会据此将REF+与REF-视为强耦合差分对，自动启用耦合电容/电感提取，而非当作两个独立单端网络。若用标准矩形符号，此标记需手工编辑 netlist，极易出错。
3.3 总线（Bus）构建：从地址总线到 AXI4-Lite 的层次化网络声明
总线不是“多根线的集合”，而是具有拓扑语义的网络组。OrCAD 中 Bus 的正确用法，直接决定 SI 仿真能否识别总线 skew、crosstalk 与 termination。
标准总线创建（以 32-bit 地址总线ADDR[31:0]为例）：
Place → Bus，绘制总线主干（水平线）；Place → Bus Entry，在线上点击添加分支点；Place → Net，从分支点拉出网络线，命名为ADDR[0]；- 重复步骤 3，依次命名
ADDR[1]...ADDR[31]； - 终极动作：
Tools → Create Bus Definition→ 选中所有ADDR[x]网络 → 输入 Bus NameADDR→ 点击Create。
此时ADDR[31:0]成为一个逻辑总线对象，其价值在于：
- SI 仿真中：Sigrity 自动将
ADDR[0]~ADDR[31]视为同组信号，计算组内最大 skew（时序违例预警）； - BOM 输出中：
ADDR[0]与ADDR[31]共享同一行物料（如 “32-bit Address Bus Connector”），避免拆成 32 行冗余条目； - 原理图阅读中：点击
ADDR[15]网络，Hierarchy 视图自动高亮整个ADDR总线，快速定位相关模块。
高级技巧：嵌套总线（AXI4-Lite 协议）：
AXI4-Lite 包含AWADDR[31:0]、AWVALID、AWREADY等控制信号。可创建复合总线：
- 先建
AWADDR[31:0]总线（如上）； - 再建
AWCTRL总线，包含AWVALID、AWREADY、AWPROT[2:0]； - 最后
Tools → Create Bus Group，将AWADDR与AWCTRL归入AW_CHANNEL组。
此举使 SI 工具识别AWADDR与AWVALID属于同一通道，优先保证其等长与时序匹配。
3.4 电气互连（Net）定义：超越直线连线的信号完整性语义注入
Place → Net画出的线，只是 net 的视觉载体。真正的电气语义由Net Properties注入：
| 属性字段 | 推荐值（高速设计） | SI/PI 影响 |
|---|---|---|
| Net Name | CLK_100MHz,PCIe_TX0_P | 命名即规范：含频率/协议/极性，Sigrity 自动匹配 IBIS 模型与仿真模板 |
| Net Class | HIGH_SPEED_CLK | 绑定布线规则（差分阻抗 100Ω，线宽 5mil，间距 8mil），Allegro 直接调用此 class |
| Max Skew | 50ps | SI 仿真中强制检查组内信号到达时间差，超限则报 red flag |
| Current | 200mA | PI 仿真中计算电源平面压降（IR Drop）与地弹（SSN）的关键输入 |
| Length | 120mm | 手动标注（或由 Allegro 反标），用于判断是否需添加端接电阻（如 >1/6 波长需匹配） |
实操：为 PCIe TX 差分对注入关键属性：
- 选中
PCIe_TX0_P网络 →Edit → Properties； Net Name改为PCIe_TX0_P（自动关联PCIe_TX0_N）；Net Class下拉选PCIe_GEN3_DIFF（需提前在Setup → Constraints → Electrical中定义）；Max Skew填15ps（Gen3 要求）；Current填100mA（根据收发器 spec）；Length填85mm（PCB layout 后反标值）。
设计说明：此配置使 Sigrity 在仿真时，对
PCIe_TX0_P/N自动启用：
- 差分对耦合分析（而非单端）；
- 15ps skew 约束检查（报告中高亮超限网络）；
- Gen3 IBIS 模型（如
PCIe_Gen3_TX.ibs）加载；- 85mm 长度触发传输线建模（而非 lumped model）。
4. 关键避坑指南：OrCAD 原理图设计中 5 个高频翻车点与血泪修复方案
原理图设计中，80% 的后期问题源于前期几个关键操作失误。这些坑往往隐蔽，直到 SI 仿真报错或 PCB 调试失败才暴露。以下是我在多个课程设计与毕设项目中反复验证的 5 个致命陷阱，附带可立即执行的修复路径。
4.1 现象：Netlist 导出后 Allegro 报错 “Cannot find footprint for U1”
原因：footprint属性未填或格式错误。OrCAD 要求 footprint 字段必须为库名.封装名格式（如padstacks_pkg.QLP100），而新手常只填QLP100或QLP100.pkg。
解决：
Options → Preferences → Miscellaneous→ 勾选Show All Pins in Part Editor；- 双击元件 →
Edit Part→ 切换到Properties页； - 找到
PCB Footprint字段，严格按库名.封装名填写（库名可在Setup → User Preferences → Paths → Library中查）； - 若使用自建库，确保
.dra封装文件与.psmpadstack 文件已加入library/路径。
血泪经验：我曾因漏填库名，导致 128 个 BGA 器件全部 missing footprint，重画原理图耗时 16 小时。现在每放完一个新器件，必执行
Edit → Properties检查 footprint 字段。
4.2 现象：Splitting 元件后，部分管脚在原理图中显示为红色叉号（Missing Pin）
原因：Heterogeneous 分裂时，各 part 的Pin Number未全局唯一。OrCAD 要求同一 Package 内所有 part 的管脚编号不能重复（即使功能不同），否则 netlist 解析失败。
解决：
- 双击任一 part →
View → Package； - 选中所有 part →
Edit → Properties→ 切换到Spreadsheet视图； - 检查
Pin Number列：CS5381:1的AVDD编号为1，则CS5381:2的SDI必须为25（而非1）； - 使用
Tools → Renumber Pins批量重排，起始编号设为1，步长1，确保全 Package 无重复。
玄学提示：重排后务必
Save并关闭再打开，否则 design cache 缓存未刷新，红色叉号仍在。
4.3 现象：搜索CLK时，CLK_100MHz网络未被高亮，但CLK文本被找到
原因：CLK_100MHz是网络名（Net Name），而搜索默认只查文本（Text）和元件名（Part Name）。
解决：
Edit → Find→ 在Find What输入CLK_100MHz；- 关键操作：取消勾选
Text，勾选Net； - 点击
Find All，所有连接该网络的 wire、bus entry、pin 将高亮。
排查技巧：若仍找不到，右键某疑似 CLK pin →
Properties→ 查看Net Name字段是否真为CLK_100MHz（常因复制粘贴导致多空格或全角字符）。
4.4 现象：BOM 表中同一电阻出现 3 行，分别标为R1,R2,R3，但原理图中它们是同一型号
原因：三个电阻来自不同 instance（如R1来自discrete.olb，R2来自myproject.dsn编辑版，R3来自另一库passives.olb），OrCAD 将其视为不同物料。
解决：
Tools → Annotate→ 选Update Entire Design；Tools → Database Check→ 勾选Check for Duplicate Parts；- 若发现重复，右键
R2→Edit Part→Update Current→ 选择discrete.olb中的原始 instance； - 重新生成 BOM（
Tools → Bill of Materials）。
后悔药：BOM 生成前，务必执行
Database Check，它会列出所有 instance 源头，一眼识别哪些是“孤儿 instance”。
4.5 现象：SI 仿真中，VCC网络压降（IR Drop）高达 200mV，远超 spec 的 50mV
原因：VCC网络的Current属性未填写，Sigrity 默认按 0A 计算，导致电源平面模型失效。
解决：
Edit → Find→Net→ 输入VCC→Find All；- 选中所有
VCC网络 →Edit → Properties； - 在
Current字段填入总电流（如1.2A），注意单位必须为 A（非 mA）； - 重新导出 netlist → Sigrity 重跑 PI 仿真。
避坑口诀：“所有 Power/GND 网络，必填 Current；所有 Clock/High-Speed Net，必填 Max Skew；所有 Differential Pair，必填 Pair Name”。
5. 验收与答辩实战：用 3 份交付物构建无可挑剔的设计证据链
答辩不是讲 PPT，而是向导师证明：你的原理图不是“画出来的”，而是“工程化构建并验证过的”。我带过的每个毕设/课设项目，都要求学生在答辩前完成以下三份交付物。它们构成一条完整的证据链，从设计意图→实现过程→验证结果，环环相扣，让任何质疑都无从下手。
5.1 交付物一：《原理图工程健康度报告》（自动生成）
这不是人工写的文档，而是通过 OrCAD 内置工具一键生成的结构化报告，直接暴露设计质量：
| 检查项 | 生成路径 | 合格标准 | 导师关注点 |
|---|---|---|---|
| Database Integrity | Tools → Database Check→Generate Report | 0 Errors, 0 Warnings | 证明所有元件、网络、属性无逻辑冲突 |
| Netlist Consistency | Tools → Create Netlist→ 勾选Generate Report | No unmatched pins,All footprints resolved | 确保能无缝对接 PCB layout，无 missing part |
| BOM Completeness | Tools → Bill of Materials→Report Options→ 勾选Include All Properties | Footprint,Value,Tolerance,Manufacturer全部非空 | 物料采购依据，证明设计考虑生产落地 |
操作演示：
- 打开工程 →
Tools → Database Check→ 全选所有检查项 →Run； - 报告生成后，重点截图
Duplicate Parts与Unconnected Pins表格（合格项目应为空）； Tools → Create Netlist→Netlist Options→ 勾选Generate Report→Create；- 打开生成的
.rpt文件，查找Footprint Resolution Summary，确认Resolved: 100%； Tools → Bill of Materials→Report Options→ 勾选Include All Properties→Generate；- 在 Excel 中筛选
Footprint列，确认无空白行。
答辩话术：“老师，这是本次设计的健康度报告。Database Check 显示零错误，证明 instance/occurrences 关系清晰；netlist report 中 footprint 解析率 100%，确保 PCB 可制造；BOM 中所有器件都标注了封装与厂商，满足量产要求。这三份报告，就是原理图工程化的‘体检单’。”
5.2 交付物二：《关键网络 SI/PI 验证快照》（可视化证据）
导师最怕听到“我做了 SI 仿真”，却看不到证据。必须提供可复现、可验证的快照：
- 高速时钟网络：截取
CLK_100MHz的Waveform Viewer图，标注：- 上升沿时间（
Rise Time）≤ 300ps（符合 LVDS spec）； - 过冲（
Overshoot）≤ 10%； - 眼高（
Eye Height）≥ 600mV。
- 上升沿时间（
- 电源网络：截取
VCC的IR Drop云图，标注：- 最大压降（
Max IR Drop）≤ 50mV； - 位置（
Location）在 FPGA 核心区域。
- 最大压降（
- 差分对：截取
PCIe_TX0_P/N的Differential Eye，标注：- 差分眼宽（
Differential Eye Width）≥ 0.3 UI； - 共模噪声（
Common Mode Noise）≤ 50mV。
- 差分眼宽（
关键动作：
- 在 Sigrity 中运行仿真；
Results → Waveform Viewer→ 加载CLK_100MHz→Measure → Rise Time；- 右键波形 →
Export Image，保存为clk_si_validation.png； - 同理导出
vcc_pi_validation.png、pcie_eye_validation.png； - 将三张图插入答辩 PPT，每张图下方用红框标注测量值与 spec 对比。
血泪教训：某同学答辩时说“SI 仿真没问题”，导师问“眼图在哪？”，他当场打开软件现跑，结果因 license 问题失败。从此我要求所有项目，仿真必须在答辩前 48 小时完成，截图存档，PPT 中直接嵌入 PNG——因为 PNG 是证据，软件是工具。
5.3 交付物三：《原理图-PCB 双向追溯矩阵》（Excel 表格）
这是破解“原理图与 PCB 脱节”质疑的终极武器。表格列明：原理图中每个关键网络，在 PCB 中的哪一层、哪一段走线、长度多少、是否满足阻抗。
| 原理图 Net Name | PCB Layer | Trace Length (mm) | Target Impedance (Ω) | Actual Impedance (Ω) | Match? | Source Document |
|---|---|---|---|---|---|---|
| CLK_100MHz | TOP | 85.2 | 50±5 | 49.8 | Yes | allegro_stackup.pdf |
| DDR3_DQ[0] | L2 | 112.7 | 40±5 | 41.2 | Yes | allegro_length_report.txt |
| VCC_1V2 | PWR1 | — | — | — | — | sigrity_ir_drop.rpt |
生成方法：
- 在 Allegro 中，
Display → Show Ratsnest→By Net→ 选CLK_100MHz； Route → Report → Transmission Line→ 选中该网络 →Report；- 复制
Length与Impedance值到 Excel； File → Export → Stackup导出叠层文件，作为Source Document；- 对
VCC_1V2，直接引用 Sigrity 的IR Drop报告页码。
答辩技巧：当导师质疑“这个走线长度怎么定的？”，不解释，直接打开 Excel 表，手指 `CLK_
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