PCIe-Completion Timeout Mechanism

“完成超时机制（Completion Timeout Mechanism）”定义了在芯片层面实现事务层可靠性兜底的核心硬件安全机制。它不是一个性能优化特性，而是一个必须由硬件定时器、请求跟踪表和错误报告逻辑实现的“最后防线”，用于从系统性的挂起或死锁中恢复。

完成超时机制的本质是：当请求者发出一个需要响应（Non-Posted）的TLP后，启动一个硬件定时器。若在定时器到期前未收到所有预期的完成包，则硬件必须触发标准错误报告流程，允许系统软件进行恢复。​ 该机制仅用于处理异常（如设备故障、链路永久错误），而非测量正常延迟。

第一部分：发送端（请求者）硬件设计角度

对于SoC中任何能发起Non-Posted请求的模块（如CPU的Root Complex、GPU或AI加速器的DMA引擎），其PCIe控制器必须实现以下硬件逻辑。

规则一：必须为每个Non-Posted请求激活超时定时器

• 规则解读：只要Function能发出MRd、CfgWr、AtomicOp等请求，其硬件必须实现一个可配置的超时定时器，并在每次发送