高速信号端接不是“加个电阻就完事”：一位硬件老兵的PCB实战手记
去年调试一块AI加速卡时，我被一根12cm长的PCIe Gen4差分对折磨了整整三周。眼图闭合、误码率忽高忽低、示波器上跳动的振铃像在嘲讽我的经验——直到某天深夜重读Xilinx UG576第87页的一行小字：“For AC-coupled links, the termination resistor must be placed within 50 mils of the receiver pin, and the capacitor’s ESL dominates above 4 GHz.”
那一刻我才意识到：端接从来不是原理图里一个符号，而是PCB铜箔、焊盘寄生、器件封装、电源噪声与电磁场共同演出的物理戏剧。
今天不讲教科书定义，只说我在十多个高速项目里踩过的坑、抄过的近路、以及那些数据手册从不写明但量产时决定成败的细节。
为什么你的“标准端接”在板子上就是不灵？
先破一个迷思：特性阻抗 $ Z_0 $ 不是设计目标，而是制造结果。
你用Siemens HyperLynx算出走线要50Ω，选了3mil线宽、5.2mil介质厚、FR4板材——可工厂压合后PP实际厚度偏差±10%，蚀刻侧蚀让线宽缩水±1.5mil，最终实测阻抗可能变成54.3Ω。而你贴上去的那颗±5%精度的49.9Ω电阻，在8GHz频点下，其焊盘电感（≈0.4nH）已等效增加约20Ω感抗。
所以当示波器看到接收端过冲超标，第一反应不该是“换颗更小的端接电阻”，而该问：
- 这条线的实际$ Z_0 $是多少？（用TDR实测，别信仿真）
- 驱动器输出阻抗$ Z_{out} $在2GHz下的相位角是否仍接近纯阻性？（查IBIS模型的Ramp参数，FPGA IO在高速翻转时$ Z_{out} $常升至25Ω以上）
- 接收器输入电容是否把终端电阻的高频响应拖垮了？（DDR5颗粒输入电容常达1.2pF，会和50Ω形成6.6GHz谐振峰
