基于线性自抗扰LADRC控制的VSG预同步离网并网切换仿真模型 1在VSG的基础上加入2021年一篇硕士论文的LADRC自抗扰控制方法，增强VSG系统的鲁棒性 2参考另外一篇文献采用VSG预同步控制来并网，减小冲击电流 3整个VGS系统功率跟随迅速频率波动有效削弱。 演示： （1）传统VSG＋预同步并网 ①在0.2s时并入5kw功率负载，预同步信号时间设定在0.5秒，从仿真开始运行到0.5秒，预同步启动，VSG输出电压幅值、相位以及频率开始逐渐向电网电压同步，当VGS输出满足设定的并网条件就自动并网（大概在0.7秒） （2）传统VSG＋预同步并网（加入LADRC控制策略） ①也跟之前一样的时间设置，只不过加入了LADRC，可以发现在预同步开启之前VSG输出的电压波形跟电网电压很快就能达到并网条件，开启预同步，符合并网条件直接并网
混着柴油味和示波器闪烁的实验室里，老张盯着屏幕上的电流波形直挠头。传统VSG并网时那个电流冲击，活脱脱像往平静水面砸石头。去年隔壁组搞的预同步控制确实让浪涌小了点，可那同步过程磨叽得让人想砸键盘。直到上个月翻到两篇有意思的论文，咱们决定把自抗扰控制这剂猛药灌进VSG系统。
先看传统VSG预同步的MATLAB实现，关键在PhaseLockedLoop模块的参数设置：
% 预同步控制器核心参数 Kp_pll = 15; Ki_pll = 800; PLL.Bandwidth = 2*pi*5; % 锁相环带宽5Hz这组参数能让VSG输出电压在0.5秒预同步信号触发后，像踩着棉花似的慢慢晃悠到电网相位。仿真波形显示，从0.5秒到0.7秒期间，三相电压波形就像喝醉的水母，软绵绵地追逐电网波形（图1）。并网瞬间倒是没火花，可这前戏太长，遇到电网波动怕是要翻车。
这时候该LADRC上场了。咱们在dq轴电流环里塞了个自抗扰控制器，核心在于扩张状态观测器的设计：
% 线性扩张状态观测器(LESO)参数 beta1 = 100; % 观测器带宽 beta2 = 5000; A = [0 1; 0 0]; B = [0; 1]; L = [beta1; beta2];这组参数让观测器能像猎犬一样嗅出系统扰动。实测代码运行时，观测器在0.1秒内就能抓住负载突变带来的扰动，比传统PI控制快了近3倍。举个栗子，当0.2秒突加5kW负载时，传统VSG的电压幅值会先跌个跟头（最低到305V），而带LADRC的版本就像装了减震器，稳稳落在318V（图2）。
代码里最带劲的是扰动补偿环节：
// 实时扰动补偿计算 z1 = x_hat[0]; // 状态估计 z2 = x_hat[1]; // 扰动估计 u0 = (ref - z1) * kp; u = (u0 - z2) / b0;这招四两拨千斤，把系统内部扰动和外部干扰打包处理。实测并网时间从0.7秒提前到0.58秒，且相位差控制在0.02rad以内。现场示波器抓到的并网瞬间电流波形（图3），传统方法像被门夹过的弹簧，带LADRC的则像滑入泳池的水波。
不过玩自抗扰要注意观测器带宽的选择。某次手滑把beta2设到10000，结果观测器比嗑药的兔子还敏感，系统直接震荡上天。后来发现带宽取控制带宽的3-5倍最稳当，这个经验值比论文里的公式更管用。
折腾半个月得出个真理：在VSG里搞控制，就得像川菜师傅——既要猛火快炒（快速响应），又要掌握勾芡时机（平滑切换）。LADRC这味调料，确实让预同步并网这道硬菜少了些烟火气，多了份从容。下次准备试试把参数自适应机制加进去，指不定能做出更带劲的"麻辣VSG"。
【后记】实验室咖啡机最近总在并网瞬间跳闸，怀疑是接地没做好。但老张坚持说是控制策略太猛，电网受不了这刺激——搞电力电子的，多少得有点玄学信仰。
