1. 电赛频率计设计的核心挑战与工程目标
在电子设计竞赛中，频率测量类题目反复出现，其本质并非简单地“数脉冲”，而是对信号完整性、时序精度、系统架构和软硬件协同能力的综合检验。2021年某届电赛中出现的“数字频率计”题目，明确要求实现一秒闸门时间下的频率、周期、双路时间间隔及占空比测量功能，并将发挥部分指标提升至1 MHz–100 MHz宽频带、10 mV最小输入幅度。这一指标组合直接击中了传统测频方法的软肋：当被测信号频率跃升至百兆量级，而系统主控仍采用51单片机或基础ARM Cortex-M3内核时，软件定时器的分辨率与中断响应延迟已无法满足亚微秒级时间捕捉需求；同时，10 mV小信号在进入数字系统前必须经历精密的模拟调理，否则噪声将淹没有效边沿，导致计数错误。
因此，该题目的工程解法必须跳出“MCU单芯片打天下”的惯性思维，转向异构计算架构。FPGA承担高精度、低延迟、确定性的前端信号处理任务——包括高速信号整形、等精度同步闸门生成、多路并行计数；而MCU则聚焦于后端的数据融合、用户交互、显示驱动与算法补偿。这种分工不是权宜之计，而是由两类器件的本质差异决定的：FPGA内部逻辑单元可工作在200 MHz以上，其触发器翻转延迟稳定在纳秒级，天然适合构建硬实时计数器；而MCU虽在浮点运算、协议栈处理、人机界面方面优势明显，但其中断服务程序（ISR）执行时间受指令流水线、缓存命中、优先级抢占等因素影响，存在数百纳秒至数微秒的不确定性抖动，无法作为精密时间基准。
本方案所采用的“小脚丫”FPGA开发板，其核心为Xilinx Spartan-6系列芯片，具备丰富的数字逻辑资源与灵活的时钟管理单元（DCM），为构建高稳定性基准时钟提供了硬件基础。整个系统的设计起点，正是围绕如何将一个外部输入的、不稳定的低频晶振（如50 MHz），通过锁相环（PLL）技术倍频并稳定输出200 MHz的纯净时钟，以此作为所有时间度量的“原子标尺”。没有这个高精度、低抖动的基准，后续所有测量都将建立在流沙之上。
2. 模拟前端：从正弦波到方波的可靠转换
任何数字频率计的第一道关卡，是将千变万化的模拟输入信号，无失真、低延迟、高抗扰地转换为FPGA可识别的TTL/CMOS电平方波。题目明确要求支持正弦波输入，且最小幅度仅为10 mV。这意味着前端电路必须具备高增益、宽带宽、低噪声和强共模抑制能力，绝非一个简单的比较器所能胜任。
典型的信号调理链路包含三级：前置放大 → 有源滤波 → 迟滞比较。首先，使用低噪声运放（如TI的OPA2350或ADI的AD8605）构成同相放大器，将10 mV–1 V的输入信号线性放大至约1 Vpp。放大倍数需精确计算：过小则无法驱动后续比较器，过大则易引入饱和失真；此处选择100倍增益（40 dB），使10 mV信号抬升至1 V，为后级留出充足的动态余量。关键在于运放的电源去耦与PCB布局——所有电源引脚旁必须放置0.1 μF陶瓷电容与10 μF钽电容并联，运放输入走线应远离数字信号线，并采用地平面屏蔽。
第二级是有源带通滤波器，中心频率覆盖1 MHz–100 MHz。由于该频段极高，无源LC滤波器Q值难以控制且体积庞大，故选用基于高速运放的二阶Sallen-Key拓扑。滤波器的3 dB带宽需略宽于测量范围（例如100 kHz–120 MHz），以确保通带内群延迟平坦，避免相位畸变导致的边沿展宽。特别注意，滤波器的运放压摆率（Slew Rate）必须远高于信号最大变化率。对于100 MHz、1 Vpp的正弦波，其最大dv/dt ≈ 2πfV = 628 V/μs，因此必须选用压摆率≥1000 V/μs的射频运放（如LMH6629）。
最后一级是迟滞比较器，这是保证抗干扰能力的核心。采用专用高速比较器（如TI的TLV3501，传播延迟仅4.5 ns），其正向输入接滤波后信号，反向输入接由两个电阻分压产生的参考电压（通常设为0 V），并在输出与反向输入间引入正反馈电阻，形成约50 mV的迟滞电压（Vhys）。此设计能有效抑制叠加在信号上的高频噪声，防止因噪声毛刺导致的多次误触发。实测表明，在100 MHz正弦波输入下，若无迟滞，比较器输出会出现密集的“毛刺雨”；加入50 mV迟滞后，输出即恢复为干净、陡峭的方波。两路（A/B）信号各自独立完成此调理流程，确保双通道测量的时序一致性。
3. FPGA时钟系统：200 MHz基准时钟的生成与分配
FPGA内部所有计数器、状态机与时序逻辑的运行，均依赖于一个稳定、低抖动的时钟源。本方案的精度天花板，直接由该基准时钟的质量决定。原始开发板提供的50 MHz晶振，其长期稳定性与短期抖动性能，不足以支撑100 MHz以上信号的精确测量。因此，必须利用FPGA内置的数字时钟管理器（DCM）或锁相环（PLL）进行倍频与净化。
在Xilinx Spartan-6中，DCM是首选。其配置参数如下：CLKIN_PERIOD = 20.0（对应50 MHz输入）、CLKFX_MULTIPLY = 4、CLKFX_DIVIDE = 1，最终输出CLKFX = 200 MHz。此配置的关键在于理解DCM的工作原理：它并非简单地对输入时钟进行整数倍频，而是通过内部延迟线与相位检测器，将输入时钟的相位与一个内部VCO（压控振荡器）锁定，从而产生一个频率精确、相位可控的输出时钟。该过程能显著抑制输入时钟的抖动（Jitter），输出时钟的周期抖动（Period Jitter）可控制在±50 ps以内，远优于直接使用50 MHz晶振分频得到的200 MHz信号。
生成200 MHz时钟后，其分配策略同样至关重要。FPGA内部布线资源存在固有延时，若所有模块直接连接同一全局时钟网络（Global Clock Net），不同位置的逻辑单元将感受到不同的时钟到达时间（Clock Skew），这会直接引入测量误差。为此，必须采用层次化时钟树设计：
-clk_200m首先接入全局时钟缓冲器（BUFG），成为全芯片同步基准；
- 该时钟再扇出至各功能模块的本地时钟缓冲器（BUFGCE），通过使能信号（CE）控制模块启停，避免空转功耗；
- 对于需要相位对齐的模块（如双路时间间隔测量），DCM可额外输出多路相位偏移时钟（如0°, 90°, 180°, 270°），利用四相时钟的上升沿交织，等效将采样率提升至800 MHz，从而将量化误差（Quantization Error）从±1个200 MHz周期（±5 ns）降低至±1个800 MHz周期（±1.25 ns）。这是突破FPGA I/O引脚物理速率限制（通常≤400 Mbps）的巧妙工程技巧。
4. 等精度测频法：原理、实现与误差分析
传统直接测频法（Direct Frequency Measurement）在测量高频信号时面临根本性瓶颈：其测量误差为±1个计数值，当闸门时间为1秒时，误差为±1 Hz；但当闸门时间缩短至1 ms以适应更高频率时，误差便放大为±1 kHz，相对误差急剧恶化。等精度测频法（Equal-Accuracy Frequency Measurement）则从根本上规避了此问题，其核心思想是：让测量闸门的开启与关闭时刻，严格同步于被测信号（fx）的周期边沿，从而使被测信号的计数值绝对准确，唯一误差来源变为高稳定度基准时钟（fc）自身的±1计数误差。
其数学模型极为简洁：
f_x = (N_x / N_c) * f_c其中，N_x是在实际闸门时间内对fx的计数值，N_c是在同一闸门时间内对fc的计数值，f_c是已知的基准时钟频率。由于闸门由fx边沿启动与停止，N_x必然为整数且无误差；而N_c的误差仅为±1，故最终频率误差为：
Δf_x / f_x = ΔN_c / N_c ≈ 1 / N_c当f_c = 200 MHz，f_x = 100 MHz时，N_c ≈ 200,000,000，相对误差仅为5×10⁻⁹，即0.0000005%，远优于直接测频法。
在FPGA中实现该算法，需构建三个核心子模块：
1.启动信号同步器（Start Sync）：MCU发出的start_pulse为异步信号，需经两级D触发器（start_sync_reg[1:0]）进行跨时钟域同步，消除亚稳态风险。
2.同步闸门生成器（Sync Gate Gen）：由start_pulse触发一个1秒计时器（gate_timer），但该“1秒”仅为粗略计时。真正的闸门由fx的上升沿控制：当gate_timer为高时，首个fx上升沿将置位sync_gate；当gate_timer为低时，首个fx上升沿将复位sync_gate。如此，sync_gate的宽度严格等于fx的整数个周期。
3.双路并行计数器（Dual Counter）：在sync_gate为高期间，同步对fx和fc进行计数。fx_counter记录被测信号周期数，fc_counter记录基准时钟脉冲数。二者均采用同步清零、同步加载的32位计数器，确保计数过程无毛刺。
值得注意的是，fx_counter的计数值会因FPGA内部组合逻辑延时而滞后一个fc周期。但这并非缺陷，而是设计使然：fx_counter的最终值N_x代表的是在sync_gate有效期内完整捕获的fx周期数，其滞后已被sync_gate的同步机制所吸收，不影响N_x的整数性与准确性。
5. 多功能测量：周期、时间间隔与占空比的统一架构
等精度测频法的成功，证明了“将任意时间测量问题，转化为对高精度基准时钟的计数问题”这一范式的强大。此范式可无缝扩展至周期、时间间隔与占空比测量，其底层逻辑高度统一：构造一个由被测事件触发的、宽度可变的“时间窗口”，并在该窗口内对200 MHz基准时钟进行计数。所有功能共享同一套计数硬件资源，仅通过状态机切换触发条件与窗口定义即可实现复用。
5.1 周期测量（Period Measurement）
周期测量本质上是测量fx一个完整周期的时间长度。其实现即构造一个由fx上升沿触发、并在下一个上升沿关闭的闸门。FPGA中通过一个D触发器（period_edge_dff）与一个异或门（period_gate_xor）即可实现：fx上升沿将period_edge_dff置1，同时fx本身作为另一输入，异或门输出即为一个单周期宽度的脉冲，该脉冲启动fc_counter，下一个fx上升沿到来时，period_edge_dff被清零，异或门输出归零，fc_counter停止计数。最终fc_counter的值N_p即为周期对应的基准时钟周期数，实际周期T_x = N_p / f_c。
5.2 双路时间间隔测量（Time Interval Measurement）
测量A、B两路信号上升沿之间的时间差，是相位差、传播延迟等应用的基础。其难点在于如何确定哪个沿为“起始”，哪个为“终止”。本方案采用“首沿触发，次沿捕获”策略：当A路（fx_a）出现上升沿时，启动fc_counter；此后，无论B路（fx_b）何时出现上升沿，均视为“捕获事件”，fc_counter立即锁存当前值并停止。此策略天然支持A超前B或B超前A两种情况。为实现此逻辑，需一个双路边沿检测器（edge_detect_a,edge_detect_b）与一个有限状态机（FSM），其状态包括IDLE（等待A沿）、COUNTING（A沿已到，正在计数）、CAPTURED（B沿已到，已锁存）。状态转换由edge_detect_a和edge_detect_b的输出驱动，确保无竞争冒险。
5.3 占空比测量（Duty Cycle Measurement）
占空比定义为高电平时间与整个周期时间的比值。本方案不采用复杂的PWM解码，而是基于前述周期与高电平时间测量结果进行计算。高电平时间的测量，即构造一个由fx上升沿启动、下降沿关闭的闸门。这可通过将fx信号与其经过一级寄存器延迟（fx_delayed）后的信号进行异或获得：fx ^ fx_delayed在fx的每个边沿处产生一个单周期脉冲，再通过一个与门（and_gate）判断该脉冲是否发生在fx为高电平时，即可精准提取高电平起始与结束时刻。最终，占空比DC = N_high / N_period，其中N_high为高电平时间内的fc计数值，N_period为周期内的fc计数值。此方法避免了模拟电路中因比较器阈值漂移导致的占空比测量误差，精度完全由数字计数器决定。
6. 数据通信：FPGA与MCU的串行接口设计
FPGA完成所有高精度测量后，需将N_x、N_c、N_p、N_interval、N_high等32位数据，以可靠、低开销的方式传递给MCU进行最终计算与显示。考虑到资源占用与实现复杂度，UART串口是最优选择。本方案采用自定义的轻量级UART IP核，而非调用大型IP库，以确保对时序的完全掌控。
该UART核的核心是波特率发生器（Baud Rate Generator）与发送状态机（TX FSM）。波特率发生器基于200 MHz时钟，通过一个可编程预分频器（baud_divider）产生所需的波特率时钟（如115200 bps对应约1736个200 MHz时钟周期）。发送状态机严格遵循UART帧格式：1位起始位（低电平）、8位数据位（LSB first）、1位停止位（高电平）。数据发送流程为：
1. MCU拉高start_pulse，FPGA测量模块完成计数后，置位data_ready信号；
2. UART发送模块检测到data_ready，立即将待发数据（如N_x）锁存至内部移位寄存器（tx_shift_reg），并启动发送；
3. 每个波特率时钟上升沿，tx_shift_reg右移一位，最低位（LSB）输出至tx_pin；
4. 发送完毕后，置位tx_done信号，通知MCU可读取下一组数据。
为提高吞吐率，FPGA将所有测量结果（频率、周期、时间间隔、占空比）按固定顺序打包为一个数据帧（例如：4字节N_x+ 4字节N_c+ 4字节N_p+ 4字节N_interval+ 4字节N_high），并通过一个简单的轮询发送控制器（tx_controller）依次发送。该控制器维护一个数组索引i，每次收到tx_done即递增i，直至所有数据发送完毕。此设计摒弃了复杂的DMA或FIFO，代码简洁、时序清晰，实测在115200 bps下，完整一帧数据（20字节）传输时间约1.7 ms，完全满足题目“数据刷新时间不大于2秒”的要求。
7. 系统集成与PCB实践要点
理论设计的终点，是物理世界的PCB实现。本方案的手工腐蚀PCB虽为教学演示，但其布局布线原则与工业级设计完全一致。核心要点在于信号完整性（Signal Integrity）与电源完整性（Power Integrity）的协同优化。
在信号层面，所有高速信号（200 MHz时钟、fx/fx_b输入、tx_pin输出）必须严格遵守以下规则：
-阻抗匹配：FPGA的I/O标准设置为LVCMOS33，其输出阻抗约为25 Ω。因此，所有长度超过λ/10（100 MHz时λ≈3 m，故>30 cm即需匹配）的走线，均需串联一个22 Ω电阻靠近FPGA输出引脚，以抑制反射；
-等长与时序约束：四相时钟（clk_0,clk_90,clk_180,clk_270）的走线长度必须严格匹配，偏差控制在±5 mil以内，确保相位关系精确；
-隔离与屏蔽：模拟输入通道（IN_A,IN_B）与数字区域（FPGA、MCU）必须用宽接地铜箔物理隔离，模拟地（AGND）与数字地（DGND）仅在电源入口单点连接，防止数字噪声窜入模拟前端。
在电源层面，FPGA的供电是成败关键。Spartan-6的内核电压（VCCINT）为1.2 V，I/O电压（VCCO）为3.3 V，二者纹波要求均<50 mV。PCB上为此配备了三级滤波：
- 第一级：大容量电解电容（100 μF）应对低频浪涌；
- 第二级：中等容量钽电容（10 μF）应对中频瞬态；
- 第三级：小容量陶瓷电容（0.1 μF + 10 nF并联）应对高频噪声，且每个FPGA电源引脚旁均放置一组，实现“就近滤波”。
最后，调试接口不可或缺。除tx_pin外，专门引出一个debug_led信号，将其连接至板载LED。在开发阶段，可将sync_gate、fc_counter最高位等关键信号赋值给该LED，通过肉眼观察其闪烁频率与模式，快速定位时序逻辑错误。这种“最原始”的调试手段，在FPGA资源紧张、逻辑分析仪不可用的竞赛现场，往往是最高效的问题排查方式。
